Розробка цифрових засобiв ПЛРЖС в iнтегрованому середовищi проектування MAX+PLUS II
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
?ю рiзноманiтних призначень. РЖснують наступнi типи призначень.
Clique assignment (призначення клiка) задаСФ якi саме логiчнi функцiСЧ повиннi залишатись разом. Групування логiчних функцiй в клiки гарантуСФ, що вони реалiзуються в одному i тому ж блоцi логiчноСЧ структури пристрою, одному рядi або пристроСЧ.
Chip assignment (призначення чiпа) задаСФ якi логiчнi функцiСЧ повиннi бути реалiзованi в одному i тому ж пристроСЧ у випадку роздiлення проекту на частини (декiлька пристроСЧв).
Pin assignment (призначення виводу) призначаСФ вхiд або вихiд однiСФСЧ логiчноСЧ функцiСЧ, такоСЧ, як примiтив або мегафункцiя, конкретному контакту або горизонтальному (вертикальному) ряду виводiв ПЛРЖС.
Location assignment (призначення вiчка) задаСФ розмiщення логiчноСЧ функцiСЧ (вузла) в конкретному логiчному елементi. В полях даного вiкна можна задати номер виводу, логiчний осередок або блок, а також, використовуючи кнопки тАЬChangeтАЭ i тАЬDeleteтАЭ, змiнити призначення.
Probe assignment (призначення зонду) присвоюСФ легке для запамятання унiкальне iмя входу чи виходу логiчноСЧ функцiСЧ.
Connected pin assignment (призначення зСФднаних виводiв) задаСФ зовнiшнСФ поСФднання двох або бiльше виводiв на схемi користувача. Дана iнформацiя корисна i в режимi тестування часових параметрiв схеми i при тестуваннi декiлькох скомпонованих проектiв.
Local routing assignment (призначення мiiевого трасування) присвоюСФ коефiцiСФнт розподiлення за виходом вузла логiчного елементу, що знаходиться в тому ж блоцi логiчних елементiв або ж у сусiдньому блоцi логiчних елементiв, сумiжним з обраним вузлом, з використанням мiiевих звязкiв. Мiiеве трасування також здiйснюСФться мiж вузлом, що помiщений в блок логiчних елементiв на периферiСЧ пристрою, i вихiдним контактом, з яким вiн поСФднаний. Призначення мiiевого трасування здiйснюСФться за допомогою команди тАЬAssign/Local routingтАЭ.
Device assignment (призначення пристрою) призначаСФ тип ПЛРЖС, в якому буде втiлений плинний проект. Якщо проект складаСФться з декiлькох пристроСЧв, то дана функцiя здiйснюСФ призначення чiпiв конкретним пристроям. Можна також вибрати опцiю Auto i надати компiлятору право обирати пристрiй з заданоСЧ родини пристроСЧв. Процесом автоматичного вибору пристрою можна керувати, задаючи дiапазон i число пристроСЧв в родинi. Якщо проект СФ занадто великим для реалiзацiСЧ в одному пристроСЧ, можна задати тип i число додаткових пристроСЧв. Для вибору пристрою використовуСФться команда тАЬAssign/DeviceтАЭ.
Logic option assignment (призначення логiчноСЧ опцiСЧ) керуСФ синтезом окремих логiчних функцiй пiд час компiляцiСЧ з використанням стилю логiчного синтезу i окремих опцiй логiчного синтезатора. Фiрма Altera забезпечуСФ велику кiлькiсть логiчних опцiй, i також готових стилiв, кожний з яких уявляСФ собою зiбрання установок для логiчних опцiй, обСФднане одним iменем стилю синтезу (Synthesis style). Користувач може використовувати готовi стилi або створювати новi. Стилi синтезу дозволяють настроювати опцiСЧ синтезу на певнi родини пристроСЧв, враховуючи при цьому архiтектуру родини. Для налагодження стилiв синтезу використовуСФться команда тАЬAssign/Logic OptionsтАЭ.
Timing assignment (призначення часових параметрiв) керуСФ логiчним синтезом i пiдгонкою окремих логiчних функцiй з метою отримання необхiдних значень для часу затримки. Користувач також може вирiзати зСФднання мiж шляхами для конкретного сигналу та iншими осередками або блоками проекту. Призначення часових параметрiв блоку вiдбуваСФться за командою тАЬAssign/Timing RequirementsтАЭ.
Можна вводити глобальнi часовi вимоги для проекту, задаючи загальнi характеристики для часу затримки, використовуючи команду тАЬAssign/Global Project Timing RequirementsтАЭ.
Для призначення глобальних параметрiв логiчного синтезу проекту використовують команду тАЬAssign/Global Project Logic SynthesisтАЭ.
5. Процедура компiляцiСЧ створеного проекту в системi автоматизованого проектування MAX+PLUS II
Спочатку компiлятор дiстаСФ iнформацiю про iСФрархiчнi звязки мiж файлами проекту i перевiряСФ проект на звичайнi помилки введення дизайнiв. Вiн створюСФ органiзацiйну карту проекту i потiм, комбiнуючи всi файли проекту, перетворюСФ СЧх в базу даних без iСФрархiСЧ, яку вiн здатен ефективно обробляти.
Компiлятор використовуСФ рiзноманiтнi засоби збiльшення ефективностi проекту i мiнiмiзацiСЧ використання ресурсiв пристрою. Якщо проект занадто великий, щоб бути реалiзованим в однiй програмувальнiй логiчнiй iнтегральнiй схемi компiлятор може автоматично розбити його на частини для реалiзацiСЧ в декiлькох пристроях того ж самого сiмейства програмувальних логiчних iнтегральних схем, при цьому мiнiмiзуються число зСФднань мiж пристроями. В файлi звiтностi (.rpt) буде вiдображено яким чином проект реалiзуватиметься: в одному або декiлькох пристроях.
Компiлятор може автоматично компiлювати проект. РЖснують можливостi задати обробку проекту у вiдповiдностi з точними вказiвками розробника. Наприклад, можливо задати стиль логiчного синтезу проекту та iншi параметри логiчного синтезу в рамках всього проекту. Крiм того, зручно задавати часовi вимоги в рамках всього проекту, точно вказати розбиття великого проекту на частини для реалiзацiСЧ в декiлькох пристроях i обрати варiанти параметрiв пристроСЧв, що будуть використанi для всього проекту в цiлому. Користувач здатний обирати кiлькiсть виводiв i логiчних елементiв, якi залишатимуться не використаними пiд час плинноСЧ компiляцiСЧ, щоб зарезервувати СЧх для наступних модифiкацiй проекту.
Компiляцiю можна запустити з будь-якого додатку MAX+PLUS II з вiкна компiлятора. Компiлятор автоматично обр