Розробка цифрових засобiв ПЛРЖС в iнтегрованому середовищi проектування MAX+PLUS II
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
?ий тригер маСФ два додаткових асинхронних входи (вхiд попереднього встановлення i вхiд очищення).
Синхронними входами СФ iнформацiйнi входи J та K i синхронiзуючий вхiд CLK.
Рис. 7.1.10. Умовне графiчне позначення серiйного iнтегрального JK-тригеру
При реалiзацiСЧ тригерiв за допомогою мови AHDL доцiльно користуватись примiтивами тригерiв.
В табл. 7.1.5 наведено всi примiтиви тригерiв, що використовуються при описаннi роботи апаратури.
Табл. 7.1.5. Примiтиви тригерiв в AHDL
ПримiтивПрототип примiтивуDFFFUNCTION DFF (D, CLK, CLRN, PRN)
RETURNS (Q)DFFEFUNCTION DFFE (D, CLK, CLRN, PRN, ENA)
RETURNS (Q)TFFFUNCTION TFF (T, CLK, CLRN, PRN)
RETURNS (Q)TFFEFUNCTION TFFE (T, CLK, CLRN, PRN, ENA)
RETURNS (Q)JKFFFUNCTION JKFF (J, K, CLK, CLRN, PRN)
RETURNS (Q)JKFFEFUNCTION JKFFE (J, K, CLK, CLRN, PRN, ENA)
RETURNS (Q)SRFFFUNCTION SRFF (S, R, CLK, CLRN, PRN)
RETURNS (Q)SRFFEFUNCTION SRFFE (S, R, CLK, CLRN, PRN, ENA)
RETURNS (Q)LATCHFUNCTION LATCH (D, ENA)
RETURNS (Q)
Виводи тригерiв:
D, T, J, K, S, R iнформацiйнi входи;
CLK вхiд тактового сигналу (активний перепад 0->1);
CLRN вхiд асинхронного скидання тригера (активний рiвень логiчний нуль);
PRN вхiд асинхронного встановлення тригера (активний рiвень логiчний нуль);
ENA вхiд дозволу роботи (активний рiвень логiчна одиниця).
7.1.5 Програма реалiзацiСЧ тригерiв в iнтегрованому середовищi MAX+PLUS II
Програма для реалiзацiСЧ тригерiв за допомогою мови AHDL в iнтегрованому середовищi MAX+PLUS II маСФ наступний вигляд:Title "triggers";
Subdesign triggers
(
D,T,J,K,S,R,CLK,CLRN,PRN,ENA : input;
Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9 : output;
)
Begin
Q1 = DFF(D,CLK,CLRN,PRN); Q2 = DFFE (D,CLK,CLRN,PRN,ENA);
Q3 = TFF (T,CLK,CLRN,PRN); Q4 = TFFE (T, CLK, CLRN, PRN, ENA);
Q5 = JKFF (J, K, CLK, CLRN, PRN);
Q6 = JKFFE (J,K, CLK, CLRN, PRN, ENA);
Q7 = SRFF (S, R, CLK, CLRN, PRN);
Q8 = SRFFE (S, R, CLK, CLRN, PRN, ENA);
Q9 = LATCH (D, ENA);
End;
7.1.6 Результати програмноСЧ реалiзацiСЧ тригерiв
На рис. 7.1.11 зображено вiкно сигнального редактору проекту тАЬtriggersтАЭ.
Рис.7.1.11. Результати тестування RS-, D-, JK-тригерiв
7.2 Теоретичнi вiдомостi про регiстри
7.2.1 Послiдовнi регiстри зсуву
Схема одного з типових регiстрiв зсуву подана на рис. 7.2.1. Цей регiстр реалiзований на 4 D-тригерах. Такий регiстр маСФ назву 4-розрядний регiстр зсуву, оскiльки вiн дозволяСФ зберiгати 4 двiйкових розряди даних А, B, C, D.
Рис.7.2.1. 4-розрядний послiдовний регiстр зсуву
За допомогою табл. 7.2.1 i рис. 7.2.1 ми маСФмо можливiсть спостерiгати за роботою цього пристрою. Спочатку очистимо регiстр (встановимо рiвнi логiчного нуля на його виходах А, B, C, D). Для цього потрiбно подати логiчний 0 на вхiд очищення CLR. Отриманому стану регiстра зсуву вiдповiдаСФ рядок 1 табл. 7.2.1 До приходу тактового iмпульсу виходи регiстру залишаються в станi 0000. Подамо перший iмпульс на синхронiзуючий вхiд CLK; iндикатор покаже число 1000 (рядок 3 в табл. 7.2.1), оскiльки на тактовому iмпульсi логiчна 1 з iнформацiйного входу тригера TA переноситься на його логiчний вихiд Q. Тепер при наявностi логiчноСЧ 1 на iнформацiйному входi регiстру ця одиниця з кожним тактовим iмпульсом вводиться в розряд А, а введенi ранiше одиницi зсуваються на одну позицiю (розряд) вправо (тактовi iмпульси 2 i 3 в табл. 7.2.1). Таким самим чином при подачi на iнформацiйний вхiд логiчного 0 цей нуль при кожному тактовому iмпульсi вводиться в розряд А, а введенi ранiше одиницi та нулi зсуваються вправо (тактовi iмпульси 4-8 в табл. 7.2.1). Перед приходом тактового iмпульсу 9 на iнформацiйному входi встановлюСФться 1, а перед приходом iмпульсу 10 цей вхiд повертаСФться до 0. В час дiСЧ тактових iмпульсiв 9-13 введена в регiстр на iмпульсi 9 одиниця буде змiщуватись на iндикаторi вправо. Рядок 15 в табл. 7.2.1 показуСФ, на iмпульсi 13 ця одиниця покидаСФ крайнiй правий розряд регiстру зсуву i втрачаСФться.
Табл.7.2.1. Робота 4-розрядного регiстру зсуву
ВходиВиходиНомер
рядкаОчищенняДанiНомер тактового iмпульсуTАTBTCTDАBCD1000000021100000311110004112110051131110610401117105001181060001910700001010800001111910001210100100131011001014101200011510130000НагадаСФмо, що D-тригер називають також тригером з затримкою. Вiн просто передаСФ iнформацiйний сигнал з входу D на вихiд Q з затримкою на один такт.
Прилад, схема якого приведена на рис. 7.2.1 маСФ назву послiдовного регiстру зсуву. Термiн тАЬпослiдовнийтАЭ вiдображаСФ той факт, що в цей регiстр данi вводяться порозрядно. Наприклад, щоб ввести в регiстр двiйкову комбiнацiю 0111 треба пройти всю послiдовнiсть станiв вiд рядка 1 до рядка 6 в табл. 7.2.1. Послiдовне завантаження 4-бiтовоСЧ комбiнацiСЧ 0111 в послiдовний регiстр вiдбуваСФться за 5 тактiв (рядок 2 можливо виключити).
РЖнший спосiб завантаження регiстру паралельне (або розширене) завантаження, при якому всi iнформацiйнi бiти вводяться в регiстр одночасно тАЬза командоютАЭ одного тактового iмпульсу.
Регiстр зсуву на рис. 7.2.1 можливо трансформувати в 5-розрядний, додав до схеми ще один D-тригер. Регiстри зсуву частiше бувають 4-, 5- або 8-розрядними. В них можливо використання не тiльки D-тригеру, але й тригерiв iншого типу (наприклад, JK-тригера, або синхронних RS-тригерiв).
7.2.2 Паралельнi регiстри зсуву
Послiдовний регiстр зсуву, робота якого описана вище маСФ два суттСФвi недолiки: вiн дозволяСФ вводити тiльки по одному бiту iнформацiСЧ на кожному тактовому iмпульсi i, крiм того, кожний раз при зсувi вправо втрачаСФться крайнiй правий бiт.
На рис. 7.2.2 показана схема 4-розрядного паралельного кiльцевого регiстру. Входи A, B, C, D вданому приладi СФ iнформацiйними.
Рис. 7.2.2. 4-розрядний паралельний кiльцевий регiстр зсуву
Цю систему можливо спорядити ще однiСФю корисною характеристикою можливiстю кiльцевого перемiщення iнформацiСЧ, коли дан