Розробка цифрових засобiв ПЛРЖС в iнтегрованому середовищi проектування MAX+PLUS II
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
?обленi фiрмою Monolithic Memories у 1976 роцi, а вироблятися вони почали з 1977 року фiрмою Advanced Micro Devices (AMD). З моменту своСФСЧ появи PAL стали успiшно конкурувати з PLA i в даний час завдяки ряду позитивних властивостей практично цiлком замiнили програмувальнi користувачем PLA.
Подальше удосконалювання технологiСЧ виробництва iнтегральних схем на початку 90-х рокiв призвело до можливостi реалiзацiСЧ на одному кристалi декiлькох PAL, поСФднуваних програмувальними зСФднаннями. Подiбнi архiтектури одержали назва складних ПЛП (Сomplex PLD - CPLD), вiдповiдно всi розробленi ранiше PLD стали називати стандартними ПЛУ (Standart PLD - SPLD) або класичними ПЛУ (Classic PLD).
Паралельно з PLD також розвивалися архiтектури вентильних матриць (Gate Array - GA) i матриць логiчних осередкiв (Logic Cell Array - LCA), у росiйськомовнiй лiтературi вони отримали назву базових матричних кристалiв (БМК). Першi вентильнi матрицi були напiвзамовленими, тобто програмувалися пiд час виготовлення, що стримувало СЧх широке практичне використання. Однак у 1985 роцi фiрма Xilinix випустила програмовану користувачем вентильну матрицю (Field Programmable Gate Array FPGA). Це дало сильний поштовх до широкого поширення вентильних матриць i конкуренцiСЧ СЧх з PLD. Хоча FPGA i не СФ предметом дослiдження даноСЧ роботи, згадування про них необхiдно для порiвняльного аналiзу архiтектур CPLD i FPGA.
В даний час спостерiгаСФться бурхливий розвиток архiтектур CPLD i FPGA, зниження СЧхньоСЧ вартостi, пiдвищення швидкодiСЧ i функцiональноСЧ потужностi (табл. 1.1). Це дозволяСФ припустити, що в найближчi пять рокiв основу елементноСЧ бази цифрових систем будуть складати CPLD i FPGA.
Табл. 1.1. Перспективнiсть складних програмувальних логiчних пристроСЧв (CPLD).
Параметри19851990199520002005Число вентилiв, шт.81025103510411062106Число виводiв, шт.6.41012.56102510211032103Число транзисторiв, шт.8.5103210661062.251085108Швидкодiя, нс40153.51.50.75
У росiйськомовнiй лiтературi немаСФ чiткого подiлу мiж PLD, PAL, PLA, SPLD, CPLD i FPGA. Найчастiше всi цi пристроСЧ називають програмувальними логiчними iнтегральними схемами, чому в англомовнiй лiтературi вiдповiдаСФ термiн programmable logic (рис. 1.1) програмувальна логiка.
В даний час програмувальнi логiчнi пристроСЧ прийнято подiляти на два великих класи: стандартнi програмувальнi логiчнi пристроСЧ (SPLD) i складнi програмувальнi логiчнi пристроСЧ (CPLD). За своСЧми функцiональними можливостями, ступенями iнтеграцiСЧ i способовi використання до складних програмувальних логiчних пристроСЧв наближаються програмованi користувачем логiчнi матрицi.
Рис. 1.1. Класифiкацiя програмувальних логiчних iнтегральних схем
Структуру бiльшостi SPLD умовно можливо подати у виглядi сукупностi двох матриць взаСФмно ортогональних провiдникiв: матрицi РЖ (AND) i матрицi АБО (OR). Вхiднi сигнали звичайно надходять на парафазнi входи матрицi РЖ, що на ортогональних шинах дозволяСФ реалiзувати будь-якi конюнкцiСЧ вхiдних змiнних. Виходи матрицi РЖ зСФднанi з входами матрицi АБО та на виходах реалiзуСФ дизюнкцiСЧ сигналiв, що надходять.
Сукупнiсть вихiдних шин матрицi РЖ утворюСФ множину промiжних шин PLD (product terms) або просто термiв (terms).
Рис. 1.2. Структура PLA Рис. 1.3. Структура PROM
В залежностi вiд того, яка матриця програмуСФться, матриця РЖ чи матриця АБО, SPLD прийнято подiляти на три класи: PLA, PROM i PAL. У PLA (рис. 1.2) програмуються обидвi матрицi: матриця РЖ та матриця АБО. У PROM (рис. 1.3) матриця РЖ постiйно налаштована на функцiСЧ повного дешифратора, а програмуСФться тiльки матриця АБО.
У структурi PAL (рис. 1.4), навпаки, програмуСФться тiльки матриця РЖ, а матриця АБО маСФ фiксоване налагодження, при якiй q промiжних шин звязуСФться з одним виходом. Це дозволяСФ матрицю АБО реалiзувати у видi сукупностi q-входових дизюнкторов.
На перший погляд може показатися, що PAL значно уступають PLA за своСЧми можливостями, оскiльки вводиться обмеження на число промiжних шин, що приСФднуються до одного виходу. Практика ж показуСФ, що дане обмеження в бiльшостi застосувань не критично.
Якщо все-таки це трапляСФться, можливо обСФднати кiлька виходiв по АБО за допомогою логiчного елемента або провiдним зСФднанням (для iнверсноСЧ логiки).
Рис. 1.4. Структура PAL.
З iншого боку, у PAL програмуСФться тiльки одна матриця РЖ, що значно спрощуСФ структуру PAL i, як наслiдок, приводить до зниження вартостi пристрою i пiдвищенню його швидкодiСЧ. Крiм того, спрощення матрицi АБО дозволило додати в структуру PAL ланцюг зворотного звязку i вихiднi буфери, завдяки чому PAL набули нових якостей.
Вихiднi буфери PAL являють собою програмувальнi макроосередки, що i визначають архiтектуру PAL. Макроосередки PAL можуть включати вихiдний iнвертор iз трьома станами, тригери рiзного типу, вентилi "АБО, що вилучаСФ" i iн. Вiдповiдно до типу вихiдних макроосередкiв PAL подiляють на функцiональнi групи: комбiнацiйнi, реСФстровi, унiверсальнi, асинхроннi й iн. У свою чергу виробники подiляють PAL на сiмейства, у яких видiляють серiСЧ пристроСЧв, причому в однiй серiСЧ можуть зустрiчатися пристроСЧ з рiзних функцiональних груп. Бiльш того, рiзнi типи вихiдних макроосередкiв можуть одночасно зустрiчатися в однiй PAL.
Безумовно, приведена класифiкацiя не охоплюСФ всiСФСЧ розмаСЧтостi SPLD. Наприклад, структуру, що дуже нагадуСФ PLA, мають програмувальнi логiчнi секвенсери (Programmable Logic Sequencers - PLS), а узагальненi матрицi логiки (УМЛ - Generic Array Logics - GAL) подiбнi PAL.
Рис.1.5. Узагальнена ст