Компьютерная схемотехника
Методическое пособие - Компьютеры, программирование
Другие методички по предмету Компьютеры, программирование
едний первый;
3) во всех последующих разрядах находится сумма данных разрядов слагаемых Ai, Bi и переноса Pi-1 от сложения предыдущих разрядов (в примерах на рисунке 9.18 этот случай помечен звездочкой).
Рисунок 9.18
Cказанное отражает таблица истинности одноразрядного двоичного полного сумматора (таблица 9.6).
Таблица 9.6
N набораАiBiPi-1SiPi000000100110201010301101410010510101611001711111
Булевы выражения логических функций Si и Pi в СДНФ имеют вид
,(9.8)
.(9.9)
Выражение (9.9) можно минимизировать. В результате получим
.(9.10)
На основании выражений (9.8, 9.10) одноразрядный двоичный полный сумматор может быть реализован в базисе И, ИЛИ, НЕ (рисунок 9.19).
Рисунок 9.19
Используя правила перехода из базиса И, ИЛИ, НЕ в базис И-НЕ и ИЛИ-НЕ (5.1), можно построить одноразрядный полный сумматор в двух других базисах.
Обозначение одноразрядного сумматора на электрических схемах приведено на рисунке 9.20, в.
Полусумматор, в отличие от полного сумматора, обеспечивает выполнение операции суммирования двух одноразрядных двоичных чисел Ai и Bi без учета сигнала переноса. В результате сложения наряду с суммой может получиться перенос. Функционирование полусумматора описывается таблица 9.7.
Таблица 9.7
N набораАiBiSiPi00000101102101031101
Пример проектирования полусумматора на логических элементах.
Как видно из таблицы 9.7, для реализации функции Si необходим элемент “неравнозначность” (сумматор по модулю два), а для реализации функции Pi - логическое И. Булевы выражения для Si и Pi в СДНФ имеют вид:
.(9.11)
На рисунке 9.20.1 приведена схема, реализующая выражение 9.11 на элементах И, ИЛИ, НЕ.
Рисунок 9.20.1
Для получения более простой схемы одноразрядного полусумматора на логических элементах функцию Si лучше представить в СКНФ (см. таблицу 9.7)
.(9.12)
Выполнив преобразование по теореме де Моргана, получим:
,(9.13)
где Ai•Bi = Pi (см. 9.11).
Выражение (9.13) реализуется схемой, показанной на рисунке 9.20, а.
Рисунок 9.20
Если сравнить эту схему со схемой, реализующей выражение (9.11), то схема на рисунке 9.20, а выглядит проще.
Условные графические обозначения полусумматора и полного одноразрядного сумматора на электрических схемах показаны на рисунке 9.20 б, в, а схема полного одноразрядного сумматора, выполненного на двух полусумматорах, показана на рисунке 9.20, г.
Для сложения n-разрядных чисел необходимо (n-1) одноразрядных полных сумматоров и один полусумматор в нулевом разряде (рисунок 9.21).
В этом сумматоре реализована последовательная передача переноса из одного разряда в другой. При большом количестве разрядов суммируемых чисел длительность суммирования в сумматорах с последовательным переносом может оказаться недопустимо большой. Бльшим быстродействием обладают сумматоры с параллельным переносом, содержащие схему ускоренного переноса [3].
Рисунок 9.21
9.1.2.4 Устройства контроля четности (УКЧ)
Предназначены для проверки двоичных кодовых комбинаций, поступающих на их входы, на наличие в них четного (нечетного) числа единиц. Такое КЦУ имеет n входов, равное количеству разрядов входного ДК, и один выход. На выходе формируется напряжение высокого уровня только в том случае, если число единиц во входном коде нечетное. Основу схемы контроля четности составляет сумматор по модулю два, реализующий логическую операцию
.(9.14)
Для двух переменных эта операция может быть выполнена логическим элементом “ИСКЛЮЧАЮЩЕЕ ИЛИ”, который реализует логическую функцию
.(9.15)
Функция F имеет значение единица только в том случае, если в наборе из двух переменных имеется одна единица, в остальных случаях значение функции равно нулю.
Ниже показаны: состав микросхемы К555ЛП5, включающей 4 двухвходовых сумматора по модулю два (рисунок 9.22, а), пример построения на основе ИМС К555ЛП5 устройства контроля четности 8-разрядного ДК (рисунок 9.22,б) и обозначение микросхемы К561СА1, являющейся устройством контроля четности 12-разрядных двоичных кодов (рисунок 9.22, в).
Если V = 0, то:
чет F = 0;
F дополняет до четности.
нечет F = 1;
Если V = 1, то:
чет F = 1;
F дополняет до нечетности.
нечет F = 0;
А Б
В
Рисунок 9.22
9.1.2.5 Цифровые компараторы
Сравнивают два числа, представленных в двоичном коде, А={an-1, an-2,..., a1, a0} и В= {вn-1, вn-2,..., в1, в0} и формируют признак результата сравнения в виде напряжения высокого уровня на одном из выходов: FA=B , FAB.
Рисунок 9.23
Наиболее простой является схема формирования признака равенства двух чисел (рисунок 9.23).
Такой компаратор включает логический элемент ИЛИ-НЕ, на входы которого подаются результаты поразрядного сложения по модулю два. Схема реализует логическую функцию
.(9.16)
После преобразования (9.13.1) по теореме де Моргана получим:
. (9.17)
Учитывая, что = неэквивалентность (и сумма по модулю два для двух переменных), выражение (9.17) примет вид:
,(9.18)
что соответствует рисунку 9.23.
Если А=В, то F=1, если АВ, то F=0.
Ниже показаны: обозна