Компьютерная схемотехника
Методическое пособие - Компьютеры, программирование
Другие методички по предмету Компьютеры, программирование
?ыми сигналами на этих выходах являются логические единицы. Сигналы на входе V разрешают работу ИМС в режиме кодирования (V=0) или запрещают работу (V=1). В случае запрета (V=1) на всех выходах устанавливаются напряжения высокого уровня независимо от сигналов на входах. Сигнал запрета переноса (Р=0) появляется тогда, когда на всех информационных входах X0...Х7 будут сигналы высокого уровня (логические единицы). В этом случае появляется единица на выходе G.
Сигналы с выходов G и P используют для управления схемой, которая принимает сигналы с выходов шифратора.
Некоторые шифраторы основную функцию совмещают с возможностью введения приоритетов кодируемых сигналов. Микросхема К555ИВ1 (рисунок 9.5) обладает такой возможностью. Функция приоритета реализуется следующим образом. В ИМС допускается одновременное поступление активных сигналов (логических нулей) на несколько входов. Приоритетом обладает активный сигнал на входе с меньшим номером, и выходной двоичный код будет соответствовать этому выбранному сигналу. Например, при комбинациях входных сигналов 11110111, 00000111, 10100111, записанных в порядке принятом в таблице 9.3, результат будет один и тот же: на выходе будет сформирован код 011, поскольку приоритетом обладает нулевой сигнал на входе Х3.
Таблица 9.3
X7X6X5X4X3X2X1X0F2F1F0GP111111100000111111101001011111101101001111101110110111101111100011101111110101101111111100101111111111011111111111110
9.1.2.1.2 Шифраторы двоично-десятичного кода
Шифраторы двоично-десятичного кода преобразуют входной десятичный (унитарный) код в двоично-десятичный (BCD)-код (код 8421). С выхода такого шифратора параллельно снимается группа двоичных сигналов, из которых каждые четыре (тетрада) отображают в двоичном коде десятичную цифру. Отличие четырехразрядного двоичного кода от четырехразрядного BCD-кода заключается в диапазоне изменения комбинаций выходного кода: в первом случае выходной код изменяется от 0000 до 1111, а во втором от 0000 до 1001.
В одном байте (восьми битах) можно упаковать (уложить) две десятичные цифры в BCD-коде. Такой формат представления десятичных чисел называется упакованным.
На рисунке 9.6 приведено функциональное обозначение шифратора BCD-кода.
На вход системы поступают двоичные цифры от 0 до 9, которые отображаются на выходе одной тетрадой двоичного кода, принимающей значения от 0000 В до 1001 В.
Рисунок 9.6
9.1.2.1.3 Дешифраторы двоичного кода
Дешифратором (декодером) двоичного кода называют КЦУ, преобразующее входной двоичный код в десятичный (унитарный). Полный дешифратор с m входами имеет 2m выходов. Каждой комбинации входных сигналов соответствует активное значение только одного определенного выходного сигнала. Ниже показана таблица истинности (таблица 9.4) и условное обозначение (рисунок 9.7) трехвходового полного дешифратора с единичными активными значениями выходных сигналов F0...F7.
Рисунок 9.7
Дешифратор реализует восемь различных логических функций:
Таблица 9.4
№ набораCBAF0F1F2F3F4F5F6F7000010000000100101000000201000100000301100010000410000001000510100000100611000000010711100000001
Если входные переменные рассматривать как двоичную запись чисел, то логическая единица формируется на том выходе, номер которого соответствует десятичному эквиваленту входного двоичного числа.
Рассмотренный дешифратор (таблица 9.4) является преобразователем двоичного кода в унитарный (десятичный).
Приведенные булевы выражения функций F0...F7 можно реализовать на логических элементах в базисах И, ИЛИ, НЕ; И-НЕ или ИЛИ-НЕ, пользуясь методикой изложенной ранее.
В интегральном исполнении выпускаются различные структуры дешифраторов, в которых имеются 2, 3 или 4 входа. В одном корпусе может быть несколько дешифраторов.
Для увеличения функциональных возможностей устройств часто предусматривается использование нескольких дополнительных сигналов управления. В качестве примера на рисунке 9.8 дано изображение микросхемы К555ИД4, содержащей сдвоенный двухвходовый дешифратор с активными нулевыми выходными сигналами.
Рисунок 9.8
Выходные сигналы обоих дешифраторов зависят от комбинации входных сигналов А, В. Синхронизация процесса формирования выходных сигналов F0...F3 для каждого дешифратора задается комбинациями управляющих сигналов V. Работу верхнего дешифратора разрешает комбинация V1=0, V2=1, а работу нижнего- V3=0, V4=0. Введение такого управления расширяет возможности микросхемы при построении более сложных устройств, например, дешифраторов с увеличенным числом входов и выходов.
На рисунке 9.9 показан пример включения двух микросхем К555ИД4 для реализации дешифратора четырехразрядного входного двоичного кода в выходной шестнадцатипозиционный унитарный (десятичный) код. Работу этого дешифратора поясняют таблицы 9.4.1 и 9.4.2.
Рисунок 9.9
Таблица 9.4.1
X3X2Рабочий дешифратор00Нижний ИМС DD101Верхний ИМС DD110Нижний ИМС DD211Верхний ИМС DD2
Таблица 9.4.2
№ набораX3X2X1X0F0F1F2F3F4F5F6F7F8F9F10F11F12F13F14F15000000111111111111111100011011111111111111200101101111111111111300111110111111111111401001111011111111111501011111101111111111601101111110111111111701111111111011111111810001111111101111111910011111111110111111101010111111111101111111101111111111111011111211001111111111110111131101111111111111101114111011111111111111011511111111111111111110
Дешифраторы могут быть неполными (имеющими число выходов Nвых<2m, где m число входных переменных). Например, такие дешифраторы