Разработка системы сжатия эхо-сигналов различной длительности
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
ifferential HSTL (I & II),1.8-V Differential HSTL (I & II),SSTL-18 (I & II),SSTL-2 (I & II),1.5-V HSTL (I & II),PCI,PCI-X,PCI Express (4),LVTTL,LVCMOSМаксимальная скорость обмена данными по LVDS (Mbps) (Прием/Передача)805/640805/640805/640805/640805/640805/640Кол-во каналов LVDS6079136209197265Максимальная скорость передачи данных по RSDS/Mini-LVDS (Mbps)311311311311311311Программируемая нагрузочная способность выходов++++++Поддержка интерфейсов внешней памятиПоддерживаемые интерфейсы внешней памятиQDRII, DDR2, DDR, SDRНаличие IP-ядер контроллеров внешней памяти++++++Поддержка временным анализатором++++++Руководство по конструированию печатных плат++++++
.3 Выводы
В этой главе был проведен анализ существующих архитектур построения ПЛИС, а также рассмотрены основные их особенности. Обосновывается выбор элементной базы для построения устройства (ПЛИС фирмы ALTERA серии CYCLONE II (EP2C70) полностью удовлетворяющая поставленным в задании условиям). Подробно приведены основные характеристики данного семейства ПЛИС. Также приведена сравнительная таблица основных представителей серии.
5. Реализация модуля сжатия ЛЧМ сигналов на базе ПЛИС
.1 Функциональная схема устройства
Синтез функциональной схемы модуля, её дальнейшее тестирование и анализ производится с применением пакета Quartus II v. 9.0, предназначенным для реализации проектов на микросхемах фирмы Altera. Функциональная схема может быть выполнена различными способами, различающимися как по объему занимаемых ресурсов ПЛИС, так и по быстродействию. Синтезируемая схема должна обеспечивать требование технического задания по быстродействию, при минимуме требуемых для ее реализации ресурсов ПЛИС. Проведём синтез функциональной схемы модуля на основе структурной схемы.
Синтез схемы необходимо начать с описания необходимых элементов для её построения. Объем постоянной внутренней памяти, необходимый для реализации данного устройства 31 232 бит. Поясним распределение постоянной памяти модуля:
2 блока памяти на 256 слов по 13 бит для записи квадратур эталонного ЛЧМ;
2 блока памяти на 2048 слов по 6 бит для записи квадратур различных по длительности копий сигнала;
Из таблицы 5.1 видно, что выбранные объемы превосходят требуемые, однако такой выбор был сделан для обеспечения более простой реконфигурации, в случае модернизации устройства. Потребуется лишь заменить файлы памяти ПЗУ.
Таблица 5.1
Требуется согласно ТЗРеализовано в устройствеОбъем ПЗУ эталонного ЛЧМ сигнала, бит2х2052х256Объем ПЗУ копий ЛЧМ сигнала, бит2х12802х2048
Также необходимо 4 модуля ОЗУ, для обеспечения параллельного доступа к отсчетам ИХ (копии сигнала). Каждое ОЗУ, двойное на 128 слов (т.е. фактически 4 независимых модуля ОЗУ), разрядность ОЗУ - 12бит, младшие 6 бит - отсчет действительной части комплексной огибающей, старшие 6 бит - отсчет мнимой части комплексной огибающей копии ЛЧМ сигнала. Итого на ОЗУ необходимо 3072 бита. В целом необходимо 34 304 бит памяти.
В кристалле выбранной ПЛИС имеется 1152 Кбит памяти, а для нашего проекта требуется 34,304 Кбит.
Поскольку необходимо переключать виды сигнала, то используем для этой задачи мультиплексоры. Соответственно необходимо:
2 мультиплексора для действительной и мнимой части, чтобы переключаться между поступающим эхо-сигналом и эталонным ЛЧМ сигналом;
1 мультиплексор, чтобы коммутировать сигнал НУМП, пропуская на синхроблок либо реально поступающий, либо вырабатываемый в тестовом режиме;
Необходимо также два счетчика для считывания из ПЗУ тестового сигнала и для формирования тестового сигнала НУМП. Остальные блоки синтезируются в САПР Quartus II из кода, написанного на языке VHDL(код приводится в приложении) или же содержат в себе еще одну блок-схему с другими блоками/элементами. Имея необходимые элементы структуры, составим функциональную схему. Схема представлена на рисунке 5.1 и в приложении Г.
Поясним принцип работы схемы. Для начала работы всего модуля необходимо, чтобы на вход CLK поступал тактирующий сигнал с частотой 24МГц, который впоследствии преобразуется в блоке pll в 96МГц, далее необходимо поступление фазирующего сигнала НУМП на блок Syndrv, одновременно с этим поступает 5-и разрядная кодограмма ДЗИ, по которой выбирается область ПЗУ с необходимой копией ЛЧМ сигнала. После чего для начала работы блока вычисления свертки необходимо поступление активного уровня на вход NRD блока COREL_MEM.
Блок COREL_MEM содержит внутри себя еще одну блок схему, которая позже будет рассматриваться подробно, этот блок имеет два 13-и разрядных входа для квадратур входного сигнала, вход CLK (24МГц), вход CLK_160(96МГц), входы NRD, KRD, 5-и разрядный вход DZI, а также 20-и разрядный вход MS, где на шину MS фактически подается значение со сдвигового регистра (из блока Syndrv), что позволяет получить из 24МГц различные серии импульсов с частотами 1,2МГц, 2,4МГц, 4,8Мгц, необходимые для корректной работы блока COREL_MEM.
Следует отметить, что сигналы НРД и КРД проходят через схему выделения фронта. Далее, если сигнал ТЕСТ отсутствует ( на входе TEST логический 0) входные данные поступают на блок COREL_MEM с 13-и разрядных входов in_X, in_Y, в котором и происходит процесс сворачивания входных квадратур с соответствующими отсчетами копии ЛЧМ сигнала. В случае, если на входе TEST логическая 1, то на вход блока COREL_MEM поступают квадратуры, считанные из ПЗУ с тестовым сигналом.
Рисунок 5.1 Функциональная схема модуля сжатия<