Підключення модуля пам'яті до мікропроцессора
Курсовой проект - Компьютеры, программирование
Другие курсовые по предмету Компьютеры, программирование
конує електричний конденсатор, утворений усередині МДН-структури. Інформація надходить у вигляді заряду: наявність заряду на конденсатор відповідає логічному 0, відсутність логічній 1. Оскільки час збереження конденсатором заряду обмежений, передбачають періодичне відновлення (регенерацію) записаної інформації. У цьому полягає одна з відмінних рис динамічних ОЗП. Крім того, для них потрібна синхронізація, що забезпечує необхідну послідовність вмикань і вимикань функціональних вузлів.
В моєму курсовому проекті мені треба використовувати мікросхему К565РУ5Б. Модуль памяті DD1…DD8 побудований на мікросхемах К565РУ5Б шляхом зєднання їх одноіменних виводів, крім інформаційних. Сигнали RAS i CAS формує контролер ОЗП CLM, сигнал MWTC із шини керування подається на вхід W/R.
Зєднання з шиною даних реалізується за допомогою шинного формувача DD9 (К580ВА86), котрий керується сигналом MRDC контролером ОЗП CLM.
Мультиплексор DD10…DD12 забезпечує послідовне за часом введення адресного коду рядків Ах (А6-А11) у модуль ОЗП. Адресні сигнали надходять на входи К1, К2 і К5, К6 мультиплексорних систем і комутуються на виходи під керуванням сигналу на вході А(Ау-Ах) за наявності на іншому керуючому вході В(RЕF) рівня 0. Умови комутації адресних сигналів такі: при Ау/Ах = 0 до виходів підключаються канали К1, К5 і отже, на адресні входи ОЗП надходять адреси рядків Ах, при Ау/Ах = 1 до виходів підключаються канали К2,К6 і до ОЗП спрямовується код адреси стовпців Ау.
Сигнали керування (RЕF ознака режиму регенерації і Ау/Ах сигнал мультиплексування каналів) виробляє контролер.
У режимі регенерації RЕF = 1 і мультиплексор комутує на виходи при зміні Ау/Ах канали К3, К4 і К7, К8. Проте через те, що зазначені канали попарно зєднані, то на результат комутації сигнал Ау/Ах не впливає: за будь-яких його значень на виходи мультиплексора надходять адреси регенерації АR, що виробляються лічильником контролера. Ці сигнали адресують тільки рядки, сигналів адреси стовпців у цьому режимі на адресних входах немає.
Контролер динамічного ОЗП має вузол формування сигналів керування модулем ОЗП та мультиплексором адреси і вузол формування 8-розрядного адресного коду регенерації АR0 АR5.
У кінці циклу звертання до ОЗП контролер формує сигнал регенерації RЕF= 1. За відсутності звертання до ОЗП (МRDС = 1, МWТС = 1) або за наявності сигналу заборони ІNHI = 0 блок ОЗП працює тільки в режимі регенерації. З кожним тактом Ф2 контролер формує сигнали RAS, RЕF і код адреси чергового рядка і ініціює роботу модуля памяті за циклом регенерації. Процес регенерації припиняється при звертанні мікропроцесора до ОЗП, і контролер обробляє вимогу мікропроцесора. У кінці циклу звертання контролер переводить блок ОЗП у режим регенерації, продовжуючи цей процес з адреси, на якій він був перерваний. Тактові сигнали виробляє генератор тактових імпульсів DD16 (КР580ГФ24). В схемі використовується мікропроцесор DD15 (КР580ВМ80А).
1.2 Вибір елементів схеми
В якості ЦП використовується КР580ВМ80А
Умовне позначення мікросхеми наведено на рис. 1.2
Рисунок 1.1 Умовне позначення КР580ВМ80А
Призначення виводів наступне:
A0-А15 - адресні шини мікросхеми;
GND- спільний;
Uio- напруга зміщення джерела - 5В;
C1, C2-вихід, тактові сигнали;
Ucc1-напруга живлення +5В;
Ucc2-напруга живлення +12В;
D0 D7 шини даних;
SR (установка) - переведення процесора у вихідний стан. Виконання програми починається з нульової адреси;
SYNC - сигнал синхронізації, що визначає початок кожного машинного циклу команди;
C1, C2 - входи двох послідовностей синхросигналів, що не перекриваються.
WAIT (чекання) - сигнал, який чекає процесор, коли зовнішній пристрій або память будуть готовий до обміну;
RDY (готовність) - вхідний сигнал, вказуючий, що зовнішній пристрій готовий до обміну. Разом з сигналом WAIT дозволяє синхронізувати обмін з пристроями низької швидкодії або організувати покроковий, командний режим роботи (при відладці) і останов за необхідною адресою;
WR - вихід сигналу низького активного рівня, вказуючого, що мікропроцесор видав дані на шину D7...D0. Використовується для управління записом інформації в память або в зовнішній пристрій;
DBIN - сигнал дозволу прийому інформації на шину даних D7...D0 з памяті або зовнішніх пристроїв;
INT - вхідний сигнал запиту переривання роботи процесора, що поступає від зовнішніх пристроїв;
INTE - вихідний сигнал дозволу переривання високого рівня, вказуючий, що процесор готовий до обміну (може прийняти запит переривання). Після переходу до обслуговування переривання на виході встановлюється сигнал низького рівня і запити переривання не сприймаються;
HLD - вхідний сигнал запиту на захват шин D7...D0, А15...А0 з боку зовнішніх пристроїв. Процесор переходить в стан "ЗАХВАТ", і системна шина може використовуватися зовнішніми пристроями;
HLDA - вихідний сигнал підтвердження захвату шин. Є ознакою допуску зовнішнього пристрою до шин даних і адреси системи.
Процесор містив 4500 транзисторів за технологією 6 мкм n-МДП (дані для i8080, але для КР580ВМ80А ймовірно мають бути аналогічними).Штатна тактова частота для процесора КР580ВМ80А до 2,5 МГц (теоретично дозволяв працювати на вищій частоті). Кожна команда виконується за 1..5 машинних циклів, кожен з яких складається з 3..5 тактів. Таким чином середня продуктивність оцінюється на рівні 200..300 тис. оп/c на частоті 2 МГц.
Мікропроцесор мав роздільні 16-розрядну шину адреси і 8-розрядну шину даних. 16-розрядна шина адреси забезпечує пряму адр