Ходимы для реализации в составе «систем на кристалле» блоков управления, спроектированных на базе ip-моделей risc-микроконтроллеров семейства avr компании Atmel

Вид материала

Документы

Подобный материал:

• Граммируемой логики, взяла старт по разработке risc-микроконтроллеров в середине 90-х, 161.19kb.
• Стенд использует механику и силовой блок учебного робота уртк. Разработана новая система, 74.07kb.
• А. Н. Кулаев научный руководитель А. В. Яненко,, 29.96kb.
• Комплекс средств для создания программного обеспечения процессорных модулей, реализованных, 22.6kb.
• Методические указания к самостоятельной работе по дисциплине «Микропроцессорные устройства, 465.76kb.
• И. И. Шагурин московский инженерно-физический институт ( государственный университет, 33.18kb.
• Руководитель магистерской программы по направлению «Телекоммуникации» профессор, 75.17kb.
• Семейство mcs-51 фирмы Intel как представитель 8-разрядных микроконтроллеров. Обобщенная, 64.27kb.
• Программа по курсу " Моделирование систем управления, 30.71kb.
• Темы для сообщений Управляющие восьмиразрядные микроконтроллеры семейства avr, 280.49kb.

А.А. РОДИОНОВ, А.В. ПТАШКО

Московский инженерно-физический институт (государственный университет)


ВОЗМОЖНОСТИ ИСПОЛЬЗОВАНИЯ IP-МОДЕЛЕЙ МИКРОКОНТРОЛЛЕРОВ В КАЧЕСТВЕ БЛОКОВ УПРАВЛЕНИЯ В «СИСТЕМАХ НА КРИСТАЛЛЕ»


Дается оценка аппаратных средств, которые необходимы для реализации в составе «систем на кристалле» блоков управления, спроектированных на базе IP-моделей RISC-микроконтроллеров семейства AVR компании Atmel.


Введение в состав «систем на кристалле» блока управления, реализующего функции одного из популярных микроконтроллеров, обеспечивает возможность выполнения разнообразных алгоритмов путем загрузки в память соответствующих рабочих программ. Так как для современных микроконтроллеров предлагается широкий набор средств программирования-отладки, создание и загрузка в память новых вариантов управляющих программ может быть выполнена с минимальными трудозатратами. Именно по этому пути идут ведущие разработчики СБИС типа FPGA – компании Xilinx, Altera, которые обеспечивают реализацию в составе своих FPGA 8- и 32-разрядных процессорных ядер Neos, PicoBlaze, MicroBlaze, ARM, PowerPC. Однако при этом для реализации блока управления требуется значительный объем аппаратных средств, так как эти процессоры отличаются широкими функциональными возможностями и универсальностью применения. В данной работе проведена оценка необходимых аппаратных ресурсов для реализации 8-разрядных RISC-микроконтроллеров семейства AVR компании Atmel, которые имеют высокую производительность и находят широкое применение в разнообразных областях.

В работе анализируются возможности использования IP-моделей AVR Core и pAVR, которые описаны на языке VHDL и имеются в свободном доступе на сайте www.opencores.org. Модель AVR Core реализует функции микроконтроллера ATmega103 и содержит процессор, ОЗУ данных емкостью 4 Кбайт, два параллельных 8-разрядных порта, последовательный порт UART, два 16-разрядных счетчика-таймера. Особенностью модели pAVR является реализация 6-ступечатого конвейера команд, благодаря чему предполагается увеличение производительности в 2-3 раза по сравнению с оригинальными микроконтроллерами AVR. Модель содержит процессор, ОЗУ данных емкостью 4 Кбайт, шесть параллельных 8-разрядных портов, порт UART.

Для проверки возможности использования этих моделей в составе СБИС «система на кристалле» проведены логический синтез, размещение и трассировка моделей AVR Core и pAVR на ПЛИС типа Virtex 2 и Spartan 3 фирмы Xilinx. Разработка производилась с использованием САПР Xilinx ISE WebPack. Реализовано два варианта проектов: с минимальным использованием ресурсов (площади) ПЛИС и с обеспечением максимального быстродействия. Результаты представлены в табл. 1, где указано число элементов и блоков, использованных для реализации моделей (в скобках указан процент использования соответствующих ресурсов ПЛИС). Для реализации pAVR использовано также 2 блока (12%) статической памяти SRAM. Значение средней задержки в спроектированных моделях составляет 1,5 нс на соединение.

Таблица 1. Количество элементов и блоков для реализации IP-моделей

IP-модель и тип ПЛИС	Число логических секций	Число триггеров	Число 4-входовых LUT	Число буферов ввода-вывода	Число GCLK	Параметр оптимизации
pAVR xc3s400-5-pq208	2289 (63%)	1191 (16%)	4064 (56%)	51 (36%)	1 (12%)	площадь
	2350 (65%)	1201 (16%)	4293 (59%)	51 (36%)	1 (12%)	быстродействие
AVR Core xc2s150e-6-pq208	1425(82%)	720 (20%)	2548 (73%)	24 (16%)	1 (25%)	площадь
	1285 (74%)	717 (20%)	2180 (63%)	24 (16%)	1 (25%)	быстродействие

Анализ полученных данных показывает, что результаты синтеза при использовании различных критериев (минимизация площади или минимизация задержки переключения цепей) дают достаточно близкие результаты как по количеству используемых элементов и блоков (различие 3-7%), так и по задержкам цепей (различие 1-3%). Реализация IP-моделей требует значительных аппаратных затрат: до 150 тысяч логических вентилей для AVR Core и до 400 тысяч вентилей для pAVR. Для оценки правильности функционирования IP-моделей планируется произвести их аппаратную реализацию на соответствующих ПЛИС и протестировать выполнение рабочих программ, необходимых для выполнения функций управления в проектируемой СБИС.