Техническая диагностика средств вычислительной техники
Методическое пособие - Компьютеры, программирование
Другие методички по предмету Компьютеры, программирование
?анная двумя чипами 27256, младшего и старшего байтов, по
32 Кбайт, имеющая возможность расширения до 128 Кбайт;
4) через контроллер типа 8042 поддерживается двунаправленный интерфейс связи с KBD;
5) в зависимости от модификации, на SB устанавливаются различные элементы конфигурирования (переключатели, или перемычки), например для:
- разрешения режима конвейеризации адресов,
- выбора типа сопроцессора FPU,
- разрешения изменений содержания CMOS RAM,
- выбора рабочей частоты SB,
- разблокировки аппаратного сброса,
- выбора типа дисплея (MDA, EGA, VGA, SVGA) и т. д.
Вычислительная система поддерживается:
- 16-ю линиями запросов прерываний IRQ,
- 7-ю линиями запросов DRQ на ПДП,
- тремя каналами таймера,
- схемами аппаратного сброса и окончания работы CPU (RESET и Shut Down),
- стандартная частота шины ISA по вводу-выводу составляет 8 МГц;
1.4.5.1) Подсистема оперативной памяти
DRAM управляется контроллером 82С302. Контроллер поддерживает режим конвейеризации адресов, используя внутренние защелки, сохраняющие адрес и состояние для текущей выборки.
Специальные сигналы /IO2XCL и XAO разрешают доступ к регистрам конфигурации контроллера для хранения конфигурации DRAM. Это регистры:
1) областей теневой памяти (Shadow RAM);
2) используемой памяти на SB и картах расширения;
3) количества банков памяти, доступных из системы;
4) области расширенной (Extended) памяти выше 640 Кбайт;
5) области дополнительной (Expanded) памяти выше 1Мбайта.
6) числа тактов ожидания при доступе к базовой (Conventional) и расширенной памяти и к ROM BIOS;
7) доступности дополнительной памяти;
8) манипуляции с паритетным контролем (назначить/отменить);
9) разрешения страничного режима организации памяти в РРМ с чередованием банков.
Принцип страничной организации памяти с чередованием банков.
Обычная схема чтения информации из ОЗУ следующая:
1) на МА[9/0] через мультиплексор адреса выставляются два кода: один для доступа к строке матрицы памяти, (со стробом /RAS n), а за ним, для доступа к столбцу, (со стробом /CAS m). Между стробами фиксируется временная задержка в соответствии с требованиями конкретных ИМС памяти;
2) элементарная ячейка DRAM при чтении стирается и, для ее восстановления, считанная информация вновь записывается в эту же ячейку через усилители регенерации, расположенные внутри чипа памяти, для чего требуется время, в течение которого доступ к ОЗУ невозможен.
В оптимальном варианте, память организована с четным числом банков, разбитым каждый на страницы, например, по 4 Кбайт. Тогда, при последовательном доступе к четырем банкам, стробы /RAS0 /RAS3 формируются только в начале выборки очередной страницы, оставаясь затем в активном L-уровне, поэтому стробы /CAS0 /CAS3 не имеют задержек при каждом очередном запросе банка. Кроме того, каждая последующая выборка относится к следующему банку, а информация в предыдущем банке за это время успевает восстановиться. В контроллере 82С302 организовано программное управление временем задержки между /RAS и /CAS, в зависимости от организации памяти. При невозможности своевременного доступа к информационной ячейке (еще не завершен цикл регенерации информации), контроллер 82С302, установкой сигнала /IOCHRDY = L к контроллеру 82С301, вводит цикл ожидания.
Регенерация DRAM восполняет каждые 3 мсек потерю энергии в накопительных емкостях памяти, происходящую из-за естественных утечек. Для этого каждые 15 мксек (шаг регенерации) на локальные адресные линии от счетчика регенерации, расположенного в буфере старшей части адреса ABF (82А303), устанавливается очередной код строки. Затем принудительно задается команда чтения памяти, разрешая доступ к строкам /RAS[3/0] =L и запрещая - к столбцам (CAS[3/0] =H). Это препятствует поступлению информации DRAM в шину данных. При этом все модули DRAM читаются по адресу данной строки одновременно, восстанавливаясь через усилители регенерации. Так, через каждые 15 мксек в течение
3-х мсек восстанавливается вся RAM.
Процесс регенерации самый приоритетный, подчиняющийся сигналу управления REFRESH = L.
Цикл "обмена", отводимый под регенерацию, переводит систему в холостое состояние, что является существенным недостатком DRAM, но высокая информационная емкость, низкая стоимость и малое энергопотребление, характерное для динамической памяти, дают решающее преимущество DRAM перед SRAM для использования ее в качестве оперативной.
Оперативная память под MS DOS подразделяется на базовую, расширенную и дополнительную. Стандартное распределение информации в оперативной памяти приведено в таблице 1.4.
В карте адресного пространства ОЗУ, в пределах 1Мбайта есть лишь две области, принадлежащие к DRAM в DOS: 640 Кбайт базовой и 64 Кбайт зона EMS, страницы которых доступны узлам контроллера и программе. Область адресов VIDEO-памяти находится в той же памяти, но конфликтов при обращении к видеопамяти не возникает, т. к. доступ к ней осуществляется по стандартной схеме управления и адресации, а конфликт устраняется аппаратно, узлом адресных линий A[25/17] контроллера с переносом видео-RAM в область расширенной памяти.
При рассмотрении таблицы распределения памяти следует обратить внимание на то, что область высшей памяти, объемом в 64 Кбайт с адресами от 100000h до 10FFFFh расположена в области расширенной памяти, но доступна и под DOS.
Таблица 1.4. Карта стандартного распределения памяти под MS DOS
------------T---------------------T-----------T-----------------<