Спроектировать многофункциональную систему связи на базе цифровой системы коммутации 5ESS для абонен...
Реферат - Компьютеры, программирование
Другие рефераты по предмету Компьютеры, программирование
ц для циклової синхронізації TMS і позподілу синхросигналу по лініях NCT.
Комутатор TMS складається з окремих повнодоступних комутаційних пристроїв SF ємністю по 192х32 ліній ІКМ, кожна їх яких має 256 КІ. У першому блоці TMSU існує все обладнання, зазначене в Додатку Е. Додаткові блоки TMSU не містять спільних для TMS вузлів SUB і FLI.
Кожні чотири ВОЛЗ NCT від різних SM включаються в комутатор TMS за допомогою окремого четвірного лінійного інтерфейсу QLI, що виконує опто-електричне перетворення сигналів.
Плата розширення комутатора SUB поєднує лінійні тракти від QLI різних блоків TMSU на спільну шину Е, що розділяє їх до відповідного входам комутаторів 192х32 цих блоків.
Керуючі канали CTS ліній NCT від модулів SM виділяються комутатором TMS і з'єднуються з окремою 256-канальною лінією до спеціального інтерфейсу FLI, що міститься в першому з блоків TMSU і забезпечує передачу цих КІ в бік комутатора повідомлень 256-канальною шиною повідомлень MB.
Пристрій керування TMSC одержує директиви від центрального процесора АР через комутатор повідомлень MSGS і виконує їх для керування обладнанням TMS і виконання функцій технічного обслуговування.
4.3.3 Комутатор повідомлень MSGS
Комутатор повідомлень MSGS містить у собі блоки CMCU (крім TMSC), MSPU і MSCU (див. Додаток Е ). MSGS однієї площини обслуговує повідомлення, що стосуються встановлення з'єднань, а іншої - які стосуються завдань експлуатації, адміністрування і технічного огляду.
Стик TMS з MSGS забезпечує позподвійний інтерфейс повідомлень DMI, що бере участь як в обміні керуючими повідомленнями, так і в процедурі завантаження і перезавантаження програм і даних процесорів комутаційних модулів з боку модуля АМ. У DMI включаються до 16 шин MIB на кожну площину модуля (0 і 1).
Процесори повідомлень комутаційних модулів MMP скомпоновані по чотирьох в однокасетні блоки MSPU. Кожна площина СМ містить по двох групи MSPU: альфа-ММР для обслуговування ліній NCT з парними КІ, бета-ММР - з непарними. Всі МР однакові і мають по восьми індивідуальних контролерів обробки сигнального протоколу Х.25.
Блок керування комутатором повідомлень MSPU виконує вибір шляху і встановлення з'єднань для міжпроцесорних повідомлень. Головний вузел MSPU - контролер периферійного інтерфейсу PIC - керує обміном повідомленнями між буферними процесорами MMP і центральним процесором АР по 16-розрядній периферійній шині керування PICB.
Узгодження буферних процесорів MMP із шиною забезпечують мікропроцесорні інтерфейси вводу\виводу, кожен їх яких обслуговує до чотирьох блоків MSPU.
Між інтегральним процесором АР і блоком MSPU інформація передається дуплексною позподвійною послідовною шиною DSB (Dual Serial Bus), стик з який виконує селектор шини DSBS.
Контролер FPC розпозподіляє керуючі повідомлення центрального процесора АР модуля АМ до DMI, NCLK і TMSC. Ці повідомлення передаються шиною керування і діагностики CDAL, що є послідовним каналом зв'язку з інтерфейсами керування в перерахованих пристроях.
4.4 Модуль керування й експлуатації АМ
Модуль керування й експлуатації АМ забезпечує: централізовані функції керування, доступ процесорів усіх модулів до зовнішніх нагромаджувачів на магнітних дисках (НМД) і стрічці (НМС), а також доступ персоналу до обладнання системи. Модуль розташований на двох штативах центрального процесора (активний і резервний) і на штативі накопичувачів НМД і НМС.
Штатив процесора містить блоки:
- центрального процесора СС;
- головної пам'яті MAS;
- контролера безпосереднього доступу до пам'яті DMA;
- контролера дискових файлів DFC;
- процесора введення\висновку IOP.
Обидві площини дубльованої архітектури АМ (0 і 1) синхронно виконують однакові дії. Структурна схема нульової площадки зображена на мал.4.6:
Малюнок 4.6 - Структурна схема модуля керування й експлуатації АМ
Блок СС є швидкісним 32-розрядним процесором типу 3В20D. Необхідні для його роботи 32-розрядні інструкції машинного рівня зберігаються в головній пам'яті MAS.
При операціях запису і читання процесор може звертатися до цілком усього машинного слова, його 16-розрядних половин, або окремих байтів. Час, що використовує СС на доступ до MAS - близько 850 нс.
Для збільшення продуктивності процесора в реальному часі використана додаткова швидкісна кеш-пам'ять на 2048 слів, що містить найбільше часто використовувані дані MAS і має час доступу 250 нс.
Процесори СС об'єднані каналом технічного обслуговування МСН, за допомогою якого активний СС тестує резервний.
Головна пам'ять MAS є напівпроводниковою 40-розрядною і складається з основного блоку і блоків нарощування. Кожне слово містить 32 біта інформації, чотири біти парності чотири біти Хеминга.
Основний блок має до вісьми масивів пам'яті на окремих ТЕЗах і контролер, що керує доступом до MAS і у випадку декількох запитів установлює пріоритетність їх обслуговування, а також виконує перевірку парності і Хеминга. Максимальна ємність основного блоку MAS - 32 Мбайта. Її можна збільшити до 64 Мбайт, додаваючи блоки нарощування пам'яті.
Доступ до MAS периферійно відносно СС блоків забезпечує схема вводу\виводу, що складається з одного або двох контролерів безпосереднього доступу до пам'яті DMA і 1...4 парних послідовних каналів зв'язку DSCH 16 периферійними блоками.
Контролер DFC забезпечує керований мікропроцесорний інтерфейс між СС, MAS і зовнішніми нагромаджувачами: до восьми пар НМД (одна резервна) і один НМС. Кожен НМД - швидкісна пам'ять на 600 Мбайт із довільним доступо