Цифрове діаграммоутворення
Курсовой проект - Компьютеры, программирование
Другие курсовые по предмету Компьютеры, программирование
?-програмованим вентильним матрицям [36].
Створене на основі досвіду, придбаного при розробках попередніх серій FPGA, сімейство Virtex є революційним кроком вперед, що визначає нові стандарти у виробництві програмованої логіки. Поєднуючи велике розмаїття нових системних властивостей, ієрархію високошвидкісних і гнучких трасировочних ресурсів з передовою технологією виготовлення “кремнію”, сімейство Virtex надає розробнику широкі можливості реалізації швидкодіючих, великий логічної ємності цифрових пристроїв, при значному зниженні часу розробки.
Основними особливостями архітектури кристалів сімейства Virtex є гнучкість і регулярність. Кристали складаються з матриці конфігурованого логічного блоку (КЛБ), що оточена програмувальними блоками вводу-виводу (БВВ). Усі зєднання між основними елементами (КЛБ, БВВ) здійснюються за допомогою набору ієрархічних високошвидкісних програмованих трасировочних ресурсів. Наявність таких ресурсів дозволяє реалізовувати на кристалі сімейства Virtex навіть самі обємні та складні проекти. Кристали сімейства Virtex виконуються на основі статичного ОЗП (Static Random Access Memory SRAM), тому функціонування кристалів визначається конфігураційними даними, що завантажуються у внутрішні осередки памяті. Конфігураційні дані можуть завантажуватися в кристал кількома способами. У ведучому послідовному режимі (Master Serial) завантаження здійснюється з зовнішнього ПЗП і цілком керується самою FPGA Virtex. В інших режимах керування завантаженням здійснюється зовнішніми пристроями.
Конфігураційні дані створюються користувачем за допомогою програмного забезпечення проектування, наприклад: Xilinx Foundation і Alliance Series. Програмне забезпечення містить у собі схемне та текстове введення, моделювання, автоматичне та ручне розміщення, трасування, створення, завантаження та верифікацію завантажувальних даних.
На відміну від попередніх сімейств ПЛІС Xilinx, у серіях Virtex і Spartan градація по швидкодії позначається класом, а не затримкою на логічний осередок. Відповідно, у сімействах Virtex і Spartan чим більше клас, тим вище швидкодія.
Зєднання між КЛБ здійснюється за допомогою головних трасировочних матриць (ГТМ). У свою чергу, ГТМ - це матриця програмувальних транзисторних 2-спрямованих перемикачів, розташованих на перетинанні горизонтальних і вертикальних ліній звязку. Кожен КЛБ оточений локальними лініями звязку, що дозволяють здійснити зєднання з матрицею ГТМ. Інтерфейс вводу-виводу VersaRing створює додаткові трасировочні ресурси по периферії кристала. Ці траси поліпшують загальну “трасируємість” пристрою та можливості трасування після закріплення електричних ланцюгів до конкретних контактів.
На сьогодні, фірма Xilinx позиціонує останнє сімейство цієї серії Virtex-6, що оптимізовано для використання у високотехнологічній апаратурі. У його склад входять 2 підродини, що включають 9 кристалів різної логічної ємності:
- LXT оптимізовано для виконання високопродуктивних логічних операцій і реалізації високошвидкісних послідовних інтерфейсів;
- SXT оптимізовано для виконання високопродуктивних операцій ЦОС і реалізації високошвидкісних послідовних інтерфейсів.
Узагальнені параметри кристалів сімейства Virtex-6 представлені на рис. 3.19. При цьому, до основних особливості Virtex-6 варто віднести:
- 40-нм КМОП-технологію виробництва;
- напруга живлення ядра: 1,0 В або 0,9 В;
- зниження енергоспоживання до 50% у порівнянні з Virtex-5;
- підтримку великої кількості стандартів вводу-виводу, у тому числі:
- прийом/передача даних зі швидкістю 1,4 Гбіт/с по кожній диференціальній парі контактів;
- підтримка 1,2 і 2,5-В стандартів вводу-виводу;
- програмована затримка вводу-виводу;
- цифровий контроль імпедансу;
- новий логічний осередок з 6-входовими таблицями LUT (Look-Up Table) і двома тригерами;
- наявність великого числа апаратних ядер:
- GTX 6,5 Гбіт/с прийомо-передавачі;
- Модуль PCI-Express c підтримкою 8-lane Gen1 (2,5 Гбіт/с) і 4-lane Gen2 (5,0 Гбіт/с);
- DSP48E1 блок ЦОС, що складається з 25x18 множників, 48-бітового акумулятору, передсуматору та регістрів для конвеєризації;
- TEMAC 10/100/1000 Мбіт/ Ethernet-контролер;
- Block RAM блок памяті ємністю 36 кбіт, який можливо конфігурувати по 2 блоки по 18 кбіт;
- MMCMT блок керування та синтезу сигналів синхронізації;
- System Monitor блок моніторингу напруг живлення та температури, як усередині кристала, так і на зовнішніх мікросхемах;
- шифрування конфігураційної послідовності за алгоритмом 256-бітовий AES.
У цілому, фірма Xilinx пропонує розробникам не тільки самі ПЛІС, але і варіанти платформ, які можливо адаптувати під різні додатки [36].
Однак, для реалізації всього потенціалу SDR, як відзначалося в серії доповідей, необхідно, щоб розроблювачі чітко дотримувались вимог стандартів щодо конвертації вихідних програмних кодів у формат Software Communications Architecture (SCA). Це стосується не тільки мови високого рівня, але й програмування архітектури ПЛІС (наприклад, мовою VHDL), а також IP-блоків для ПЛІС сторонніх розроблювачів.
SCA-правила виконання проекту SDR вимагають модульної побудови програмного забезпечення (ПО), а також структурують модульні інтерфейси. Істотно, що засіб радіозвязку не зможе пройти сертифікацію по стандартах НАТО без надання відповідно оформлених відкритих текстових кодів ПО SDR і прошивання ПЛІС. Відкриті тексти опису архітектури ПЛІС не тільки дозволять забезпечити надійність функціонування пристрою, але і спростять проблеми сумісності на міжнаціональному рівні, особливо при багатонаціональних р?/p>