Устройство суммирования двоичных чисел
Информация - Компьютеры, программирование
Другие материалы по предмету Компьютеры, программирование
Устройство суммирования двоичных чисел
1 Описание принципа работы структурной электрической схемы устройства суммирования двоичных чисел
Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 1.
Рисунок 1 - Устройство суммирования двоичных чисел
Схема электрическая структурная
Рассмотрим назначение узлов, входящих в структурную схему устройства.
Четырехразрядный двоичный сумматор с параллельным переносом Y3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a3тАжa0 и b3тАжb0. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s3тАжs0, а также перенос C в пятый разряд.
Работа устройства синхронизируется тактовыми импульсами UС, причем ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации, суммирование - при низком уровне сигнала синхронизации, а вывод результата - по положительному перепаду.
Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2.
Рисунок 2 - Временная диаграмма, поясняющая процесс функционирования устройства
В момент времени t1 по отрицательному перепаду тактового импульса UС начинается ввод слагаемых. К моменту времени t2 ввод заканчивается и начинается суммирование. К моменту времени t3 суммирование заканчивается, и по положительному перепаду сигнала синхронизации UС результат суммирования записывается в регистр Y4 и триггер переноса Y5.
При подаче низкого уровня напряжения на вход (рисунок 1) устройство сбрасывается в исходное нулевое состояние.
Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе iисления).
Например, А = F(16) и B = 2(16). Переведем заданные числа в двоичную систему iисления и выполним суммирование:
a3a2a1a0A=1111+B=0010b3b2b1b0A+B=10001Cs3s2s1s0
Таким образом, полный результат суммирования А + В = 11(16), так как имеется перенос C в пятый разряд.
2. Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом
Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код с избытком 3 и в ряде других операций.
Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел ai, bi и переноса из соседнего младшего разряда ci, образуя на выходах значение суммы Si и переноса в старший разряд Ci+1.
Условное графическое обозначение одноразрядного двоичного сумматора приведено на рисунке 3.
Рисунок 3 - Условное графическое обозначение одноразрядного сумматора
В таблице 1 приведена таблица истинности одноразрядного сумматора.
Таблица 1 - Таблица истинности одноразрядного сумматора
aibiciSiCi+10000000110010100110110010101011100111111
Логические функции для выходов Si и Ci+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 4, после минимизации имеют вид:
(1)
(2)
Как следует из выражения (1), функцию Si удобно реализовать с помощью двух логических элементов Исключающее ИЛИ, которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 4.
Рисунок 4 - Функциональная схема одноразрядного сумматора на основе двух полусумматоров
Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 5 приведена функциональная схема четырехразрядного параллельного сумматора с последовательным переносом. устройство суммирование двоичный число
В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C0 позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.
Существенным недостатком сумматоров с последовательным переносом является большая задержка () выходного сигнала Cn в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса tc. В результате tCn = ntc, а задержка образования n-го разряда суммы tSn = tS + (n - 1) tC, где tS - задержка суммы одноразрядного сумматора. При числе разрядов n > 4тАж8 времена tSn, tCn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.
Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса и распространения переноса .Тогда выражение (2) можно представить в следующем виде:
(3)
Из выражения (3) следует, что сигнал переноса на выходе i-го разряда генерируется самим ?/p>