Разработка процессорного модуля
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
кроопераций {Y}. Также операционное устройство формирует результат выполнения заданного значением регистра СОР действия, который подается на выходную шину R.
Помимо схем ОА и УА уровня регистровых передач результатом выполнения курсового проекта являются тексты VHDL-моделей управляющего устройства, операционного автомата и процессорного модуля. VHDL-модель процессорного модуля включает в себя в качестве компонентов модели ОА и УА.
Стоит отметить, что при проектировании VHDL-модели процессорного модуля сигнал синхронизации Clk подавался УА и ОА в противофазе, т.к. это обеспечивает согласованную работу обоих устройств. В другом случае могли иметь место конфликты между компонентами.
5. АНАЛИЗ РЕЗУЛЬТАТОВ СИНТЕЗА
В результате автоматизированного синтеза были получены модели операционного автомата, управляющего устройства и всего процессорного модуля. Оценить работу разработанных компонентов можно с помощью полученных временных диагрмм, построенных в среде проектирования.
.1 Тестирование VHDL-модели операционного устройства
После разработки VHDL-модели ОА была получена временная диаграмма работы устройства, представленная на рисунке 5.1.
Рисунок 5.1 - Временная диаграмма работы VHDL-модели ОА
Моделирование работы ОА осуществлялось при подаче на входы устройства входных данных (d1, d2, d3), текущей микрокоманды и сигналов синхронизации (clk) и асинхронного сброса (rst). В результате моделирования и отладки был сделан вывод о соответствии работы устройства требованиям к ОА. (Текст VHDL-модели операционного автомата - в приложении 1).
5.2 Тестирование VHDL-модели управляющего устройства
После разработки VHDL-модели УА была получена временная диаграмма работы устройства, представленная на рисунке 5.2.
Рисунок 5.2 - Временная диаграмма работы VHDL-модели УА
Для моделирования работы управляющего устройства на входы устройства были поданы сигналы синхронизации (clk) и асинхронного сброса (rst) а также значения вычисленных операционным автоматом логических условий. (Текст VHDL-модели управляющего автомата - в приложении 2).
Особенностью VHDL-модели является то, что для реализации преобразования кодов логических условий и микроопераций из команд в унарные коды использовалась функция conv_integer(). Т.к. при нулевых значения векторов функция возвращает 0, пришлось ввести дополнительный нулевой бит во входной вектор логических условий и выходной вектор микроопераций.
Моделирование работы устройства осуществлялось по стратегии обхода всех дуг. В результате моделирования был сделан вывод о работоспособности модели, т.к. во всех состояниях УА в качестве выходного вектора подавались сигналы микроопераций, соответствующие отмеченным в уточненной ГСА.
.3 Тестирование VHDL-модели процессорного модуля
После разработки VHDL-модели УА были получены временные диаграммы выполнения двух действий, представленные на рисунках 5.3 и 5.4. Для моделирования на входы модели процессорного модуля были поданы сигналы синхронизации и асинхронного сброса, входные данные для выполняемого действия (d1,d2 - операнды; d3 - код выполняемой операции). Результат выполнения операции был получен на выходной шине r.
Рисунок 5.3 - Временная диграмма работы прцессорного модуля: выполнение операции умножения целых беззнаковых чисел
Проверка результатов моделирования работы, представленных на рисунке 5.3 (умножение целых беззнаковых чисел):
АА * 55 = 3872, или
* 1010101 = 11100001110010.
При моделировании получен верный результат.
Проверка результатов моделирования работы, представленных на рисунке 5.4 (преобразование двоично-десятичного числа в двоичное):
2-10 = 1011000 = 26 + 24 + 23 = 64 +16 + 8 = 88 10.
При моделировании получен верный результат.
Рисунок 5.4 - Временная диграмма работы прцессорного модуля: выполнение преобразования двоично-десятичного числа в двоичное
ВЫВОДЫ
Целью выполнения данного курсового проекта является проектирование процессорного модуля - устройства, которое в соответствии с входными данными выполняет одно из двух действий: умножение целых беззнаковых чисел и преобразование двоично-десятичного числа в двоичное.
Исходными данными к проектированию были граф-схемы алгоритмов заданных действий и рзарядность операндов.
При проектировании всего процессорного модуля были обобщены и структурированы знания по диiиплине Компьютерная схемотехника: углублены теоретические знания по организации и функционированию сложных цифровых систем обработки информации, получены практические навыки по проектированию данных систем с использованием языка VHDL. При проектировании УА для разбиения множества микроопераций на непересекающиеся подмножества в соответствии с матрицей совместимости S был использован алгоритм прямого включения.
В соответствии с заданием к проекту был спроектирован процессорный модуль, выполняющий заданные действия. Полученный процессорный модуль состоит из двух устройств: операционного и управляющего автоматов. Проектирование каждого из устройств проводилось отдельно в соответствии с заданием. Спроектирован ОА типа М; УА является устройством с программируемой логикой и сокращенным форматом микрокоманды.
В результате анализа автоматизированного синтеза устройств можно сделать вывод о правильном и полном выполнении задания к курсовому проектированию, т.к. разраб