Разработка процессорного модуля

Дипломная работа - Компьютеры, программирование

Другие дипломы по предмету Компьютеры, программирование



ущей микрокоманды и сигналов синхронизации (clk) и асинхронного сброса (rst). В результате моделирования и отладки был сделан вывод о соответствии работы устройства требованиям к ОА. (Текст VHDL-модели операционного автомата - в приложении 1).

5.2 Тестирование VHDL-модели управляющего устройства

После разработки VHDL-модели УА была получена временная диаграмма работы устройства, представленная на рисунке 5.2

.

Рисунок 5.2 - Временная диаграмма работы VHDL-модели УА

Для моделирования работы управляющего устройства на входы устройства были поданы сигналы синхронизации (clk) и асинхронного сброса (rst) а также значения вычисленных операционным автоматом логических условий. (Текст VHDL-модели управляющего автомата - в приложении 2).

Особенностью VHDL-модели является то, что для реализации преобразования кодов логических условий и микроопераций из команд в унарные коды использовалась функция conv_integer(). Т.к. при нулевых значения векторов функция возвращает 0, пришлось ввести дополнительный нулевой бит во входной вектор логических условий и выходной вектор микроопераций.

Моделирование работы устройства осуществлялось по стратегии обхода всех дуг. В результате моделирования был сделан вывод о работоспособности модели, т.к. во всех состояниях УА в качестве выходного вектора подавались сигналы микроопераций, соответствующие отмеченным в уточненной ГСА.

5.3 Тестирование VHDL-модели процессорного модуля

После разработки VHDL-модели УА были получены временные диаграммы выполнения двух действий, представленные на рисунках 5.3 и 5.4. Для моделирования на входы модели процессорного модуля были поданы сигналы синхронизации и асинхронного сброса, входные данные для выполняемого действия (d1,d2 - операнды; d3 - код выполняемой операции). Результат выполнения операции был получен на выходной шине r.

Рисунок 5.3 - Временная диграмма работы прцессорного модуля: выполнение операции умножения целых двоичных беззнаковых чисел, начиная с младших разрядов множителя

Проверка результатов моделирования работы, представленных на рисунке 5.3 (умножение целых беззнаковых чисел):

*AA=21DE16

*10101010=00100001110111102

При моделировании получен верный результат.

Проверка результатов моделирования работы, представленных на рисунке 5.4 (умножение целых заковых чисел):

*18=-45010 = F3E316

*00010010=11111110001111102

При моделировании получен верный результат.

Рисунок 5.4 - Временная диграмма работы прцессорного модуля: выполнение умножения целых заковых чисел

ВЫВОДЫ

Целью выполнения данного курсового проекта является проектирование процессорного модуля - устройства, которое в соответствии с входными данными выполняет одно из двух действий: умножение целых беззнаковых чисел и преобразование двоичного числа в двоично-десятичное.

Исходными данными к проектированию были граф-схемы алгоритмов заданных действий и рзарядность операндов.

При проектировании всего процессорного модуля были обобщены и структурированы знания по диiиплине Компьютерная схемотехника: углублены теоретические знания по организации и функционированию сложных цифровых систем обработки информации, получены практические навыки по проектированию данных систем с использованием языка VHDL. При проектировании УА для разбиения множества микроопераций на непересекающиеся подмножества в соответствии с матрицей совместимости S был использован алгоритм прямого включения.

В соответствии с заданием к проекту был спроектирован процессорный модуль, выполняющий заданные действия. Полученный процессорный модуль состоит из двух устройств: операционного и управляющего автоматов. Проектирование каждого из устройств проводилось отдельно в соответствии с заданием. Спроектирован ОА типа I; УА является устройством с принудительной адресацией и сполнымным форматом микрокоманды.

В результате анализа автоматизированного синтеза устройств можно сделать вывод о правильном и полном выполнении задания к курсовому проектированию, т.к. разработанный процессорный модуль правильно выполняет предусмотренные заданием действия.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Кораблев Н. М. - Конспект лекций по диiиплине Компьютерная схемотехника - Харьков, 2010 г.

. Кораблев Н.М., Саранча С. Н., Саранча О. Н. - Методические указания к лабораторным работам по диiиплине Компьютерная схемотехника: Часть 2 Проектирование сложных систем - Харьков: ХНУРЭ, 2006 г.

. Кораблев Н.М., Саранча С. Н., Чиженков Ю. Я. - Методические указания к лабораторным работам по диiиплине Цифровые ЭВМ: Часть 1 Проектирование отдельных функциональных узлов - Харьков: ХНУРЭ, 2006 г.

. Угрюмов Е.П. Цифровая схемотехника. Учебн. пособие.- СПб.: БХВ - Петербург., 2000.-528 с.

. Организация ЭВМ и систем. Однопроцессорные ЭВМ. Часть 1.: Конспект лекций / И.В. Хмелевский, В.П. Битюцкий. 2-е изд., испр. и допол. Екатеринбург: ГОУ ВПО УГТУ-УПИ, 2005. 87 с.

. Бибило П.Н. Синтез логических схем с использованием языка VHDL.- М.: СЛОН-Р, 2002.- 384 с.

.

.

ПРИЛОЖЕНИЕ 1

модель операционного автоматаIEEE;IEEE.STD_LOGIC_1164.all;IEEE.STD_LOGIC_unsigned.all;

OA is

port(

clk,rst : in STD_LOGIC;

y : in STD_LOGIC_VECTOR(13 downto 0);

d1 : in STD_LOGIC_VECTOR(7 downto 0);

d2 : in STD_LOGIC_VECTOR(7 downto 0);

d3 : in STD_LOGIC;

r: out STD_LOGIC_VECTOR(15 downto 0);

x: out STD_LOGIC_VECTOR(5 downto 0)

);OA;

OA of OA is

signal A,B,Bin,Ain: STD_LOGIC_VECTOR(7 downto 0);

signal Cnt, Cntin: integer;

signal C,Cin: STD_L