Книги, научные публикации
Pages: | 1 | 2 | 3 | Министерство Российской Федерации Томский политехнический университет Е.Л. Собакин ЦИФРОВАЯ СХЕМ ОТЕХНИКА Часть I Учебное пособие Томск 2002 УДК 681.325.6 Собакин Е.Л. Цифровая ...
-- [ Страница 3 ] --Как видно по рис.3.5, некоторые выходы декодера используются много кратно. Такое использование допустимо только в пределах номинальной нагру зочной способности выбранных микро схем. В частности, ИМС серии К имеют коэффициент разветвления по выходу 10, поэтому схему рис.3.5 можно считать принципиальной. В противном случае, для принципиальных схем, в ко торых требовалось бы подключать выхо ды более чем к 10 входам других микро схем, необходимо предусматривать про межуточные элементы с повышенной на грузочной способностью. Заметим, что на рис.3.5 блок коммутатора КС отсутст вует, все соединения выполняются по стоянным монтажом.
Рис.3.5. Функциональная схема ко дового преобразователя (вариант 4) Кроме того, по рис.3.5 нетрудно убедится в возможности изменения реа лизуемых функций без изменения состава микросхем. Для этого лишь необ ходимо предусмотреть элементы коммутации входов логических элементов D2.1, D2.2, D3.1 и D3.2 к различным выходам декодера D1, в том числе и к неиспользуемым выходам. Такой блок коммутации можно выполнить, на пример, на многопозиционных (галетных) переключателях, либо предусмот реть микросхемы коммутаторов с программным управлением. В последнем случае создаваемые устройства приобретут свойства устройств с программ ным управлением.
Пример 3-2. Рассмотрим ещё один характерный пример синтеза комби национного устройства, имеющего 4 входа и два выхода (n =4 и М = 2). До пустим, что на одном из выходов сигнал лог.1 должен появляться, если не чётное число всех входных сигналов принимают значение лог.1, а на другом выходе сигнал должен принимать значение лог.1 по большинству сигналов лог.1 на первых трёх входах.
Этот пример характерен тем, что одна из выходных функций будет зави сеть от полного множества аргументов, а другая - от подмножества полного множества.
Формализуем заданные на синтез условия. Введём идентификаторы входных сигналов (аргументов функций): a, b, c и d соответственно по пер вому, второму, третьему и четвёртому входам. Обозначим выходные функ ции Х и Z, соответственно по первому и второму выходу (рис.3.6,а). Постро им карты Карно этих функций (рис.3.6,б и в). Из анализа этих карт следует, что на выходе Х будет реализована сумма по mod2 четырёх сигналов, а выход Z является выходом мажоритарного элемента л 2 из 3. Поскольку функция Z зависит от 3-х аргументов, то её следует представить как функцию четырёх аргументов, чтобы сигнал по входу d не влиял на значение сигнала на выходе Z (рис.3.6,г). Этап формализации закончен.
Чтобы реализовать устройство на основе полных декодеров, необходимо определить полное множество аргументов реализуемых функций и выбрать полный декодер соответствующего порядка. В данном случае следует вы брать декодер К155ИД3 - декодер четвёртого порядка. Используя маски рующую матрицу рис.3.6,д, путём наложения её на карты рис.3.6,б и рис.3.6,г находим подмножества {h}X = {1, 2, 4, 7, 8, 11, 13, 14} и {h}Z = {3, 5, 6, 7, 11, 13, 14, 15}. (3.9) Рис.3.6. К примеру 3-2 синтеза комбинационного устройства Подмножества (3.9) соответствуют единицам реализуемых функций. Как видно по картам функций Х и Z, число единиц и число нулей равно по 8. Это - самые сложные функции 4-х аргументов. Для них мощность подмноже ства {h} равна мощности подмножества {l}. Теоретически как реализовать функции - по единицам либо по нулям - безразлично. Однако в первом слу чае потребуются элементы 8И-НЕ, а во втором - элементы 8И. Учитывая, что в серии К155 элементы 8И отсутствуют, но есть элементы 8И-НЕ, целесооб разно выбрать элементы 8И-НЕ. Тогда функциональная схема синтезируемо го устройства будет иметь вид рис.3.7. В принципе принципиальная схема будет иметь аналогичный вид.
Способ подключения входных сигналов к адресным входам декодера определяется по результату наложе ния маскирующей матрицы на карты реализуемых функций. В рассматри ваемом примере должно быть выдер жано соответствие:
а0 = а, а1 = b, а2 = с, а3 = d. (3.10) Согласно равенствам (3.10) на рис.3. показан порядок подачи входных сиг налов идентификаторами аргументов функции и, кроме того, указаны иден тификаторы адресных переменных де кодера. Нарушение этого порядка не допустимо, так как функция Z будет реализована неверно. Дополнительно предусмотрена возможность управле ния процессом реализации выходных Рис.3.7. К примеру 3-2 синтеза комби функций. Для этой цели используется национного устройства один из стробирующих входов деко дера. При сигнале лог.0 будет дано разрешение на реализацию функций, при сигнале лог.1 - запрет. В состоянии запрета на всех выходах декодера D1 ус тановятся сигналы лог.1, а на выходах X и Z - сигналы лог.0. Если в качестве элементов 8И-НЕ использовать микросхемы К155ЛА2, то для реализации устройства потребуется всего 3 микросхемы.
На рассмотренных примерах ещё раз убеждаемся в том, что синтезируе мые устройства приобретают типовую структуру с возможностью перестрой ки реализуемых функций. Сам метод прост, так как не требуется отыскивать логико-математические модели синтезируемых устройств и производить их минимизацию. Однако возникает вопрос о границах применения этого мето да. Ответ на этот вопрос следует искать в оценке аппаратурных затрат на реализацию устройств со многими входами.
Обычно учитывают наличие ИМС полных декодеров стандартного ис полнения. В частности, в серии К155 есть микросхема К155ИД4, представ ляющая собой сдвоенный полный декодер второго порядка (рис.3.8,а). В со ставе этой микросхемы два DC-2 с общими адресными входами и индивиду альными стробирующими входами. Функциональная схема одного из деко деров приведена на рис.3.8,б.
По схеме рис.3.8,б можно составить логико-математическую модель этого декодера и, по аналогии, для второй половины микросхемы. Запишем выходные функции для этой микросхемы в обобщённой форме:
~ ~ Yi = s1d1( a1a0 )i ;
(3.11) ~ ~ Zi = s2d2( a1a0 )i, при i {0, 1, 2, 3}.
Как видно из выражений (3.11), при фиксированной комбинации сигна лов на адресных входах (а1 а0) только на двух выходах микросхемы одновре менно появятся сигналы активного уровня (лог.0). Это при условии, что и первому и второму декодеру будет дано разрешение на работу. Кроме того, если входы D1 и D2 объединить вместе, объединить также входы с метками Е1 и Е2, то микросхему можно использовать как стробируемый полный де кодер третьего порядка (DC-3). При этом третий (старший) разряд адресной комбинации будет образован объединёнными входами D1, D2. (На рис.3.8,а эти соединения показаны пунктирными линиями.) В таком случае микросхе ма будет описываться следующей системой функций:
Рис.3.8. УГО микросхемы К155ИД4 (а), функциональная схема первого декодера (б) ~ ~ ~ Yi = s( a2a1a0 )i, (3.12) где i {0, 1, 2,Е7}.
Используя названные микросхемы полных декодеров, можно построить функциональную (и принципиальную) схему полного декодера любого по рядка. Для этого следует воспользоваться условной записью комбинации ад ресных переменных, затем разбить её на группы по числу адресных перемен ных, равному порядку стандартных полных декодеров. Требуемая схема (блока БСД, рис.3.2) получается каскадным включением микросхем полных декодеров по стробирующим входам: выходы микросхем предыдущей ступе ни декодирования подключаются к стробирующим входам декодеров после дующей ступени. Адресные входы декодеров одной ступени соединяются соответственно параллельно.
Например, требуется построить полный декодер 6-го порядка. У такого декодера должно быть 6 адресных входов и 26 = 64 выхода. Представим ком бинацию адресных переменных DC-6 в следующей записи:
~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ a5a4a3a2a1a0 = ( a5a4 )( a3a2a1a0 ).
Здесь выделены две группы, состоящие их двух и четырёх адресных пере менных (в соответствии с порядком полных декодеров серии К155). Следова тельно, потребуется декодер второго порядка и декодеры 4-го порядка. Со поставляя полученную запись с выражением, например (3.12), видим, что ~ ~ ( a5a4 ) комбинации можно считать переменной по стробирующим вхо дам декодеров 4-го порядка с комбинациями адресных переменных ~ ~ ~ ~ ( a3a2a1a0 ). Поскольку у DC-2 четыре выхода, то потребуется 4 микросхе мы DC-4. Естественно, что чем больше порядок полных декодеров, положен ных в основу построения полного декодера большего порядка, тем меньше потребуется микросхем. Функциональная схема DC-6, составленная по рас смотренному варианту разбиения, приведена на рис.3.9.
Её образуют декодеры D2, D3, D4 и D5, являющиеся первой ступенью декодирования. Каждый из декодеров расшифровывает комбинацию первых Рис.3.9. Функциональная схема полного декодера шестого порядка ~ ~ ~ ~ ( a3a2a1a0 ) 4-х младших разрядов адресной комбинации. Одна половина микросхемы D1 (К155ИД4) образует вторую ступень декодирования - два ~ ~ ( a5a4 ) старших разряда адресной комбинации. Она формирует сигналы разрешения/запрета на декодирование младших разрядов. В зависимости от номера выхода декодера D1, к которому подключены стробирующие входы декодеров первой ступени, производится нумерация выходных функций схе мы в целом, рассматриваемой как полный декодер 6-го порядка (DC-6). По рядок разметки можно уяснить по рис.3.9. Нетрудно заметить, что, добавив ещё 4 декодера К155ИД3 и включив микросхему К155ИД4 как декодер 3-го порядка, получим полный декодер 7-го порядка. Используя схему рис.3.9 в качестве блока БСД, можно реализовать устройством с типовой структурой любую функцию от 6-ти аргументов.
Оценивая аппаратурные затраты QDC на блок БСД числом требуемых микросхем, например серии К155, следует констатировать, что они (затраты) пропорциональны степени числа 2:
q q m nk k= QDC =. (3.13) k= В формуле (3.13) приняты следующие обозначения: m - полное множе ство аргументов реализуемых функций;
q - число ступеней декодирования;
nk - порядок полных декодеров стандартного исполнения, используемых для построения k-той ступени. Если учитывать номинальную нагрузочную спо собность микросхем полных декодеров, например серии К155, то можно ут верждать, что аппаратурные затраты на блок БСД останутся неизменными при реализации до 10 функций включительно. Так при реализации 10 функ ций от 6 аргументов на блок БСД (рис.3.9) потребуется 5 микросхем - одна К155ИД4 и 4шт. К155ИД3. Конечно, полный декодер DC-6 можно построить только на декодерах 3-го порядка, например на микросхемах К155ИД4, включив их как декодеры 3-го порядка. Однако в таком случае потребуется микросхем (m=6, n1=3, n2 = 3 и q = 2):
q m- nk q k= QDC = = 26-3 + 26-3-3 = 8 +1 =.
k= Затраты же на блок СО будут зависеть от сложности реализуемых функ ций и количества многовходовых логических элементов в корпусе микро схем.
Принимая во внимание сказанное, нетрудно придти к выводу - синтез устройств по типовой структуре на основе полных декодеров целесооб разно применять, когда число аргументов функций не превышает 6-ти, а сами устройства описываются не более десятью функциями. Другими сло вами, когда устройства имеют до 6 входов и несколько (5Е10) выходов. При этом коэффициент аппаратурных затрат 2. В противном случае необхо димо воспользоваться методом синтеза устройств с индивидуальной струк турой.
3.1.2. Синтез устройств с индивидуальной структурой на основе полных декодеров Идея этого метода основана на том, что полные декодеры используются для реализации фрагментов (импликант) сложных функций. При этом функ ции могут существенно зависеть от 7 и более аргументов. Если при синтезе устройств по типовой структурой требовалось находить полное множество аргументов и затем строить полный декодер соответствующего порядка, то при рассматриваемом методе для каждой функции определяется множество аргументов, от которых она существенно зависит. Затем это множество раз бивается на подмножества из числа аргументов, равного порядку полных де кодеров стандартного исполнения. При этом импликанты, состоящие из ар гументов выбранных подмножеств, заменяются эквивалентными выраже ниями через функции соответствующих полных декодеров. В таком случае сложные функции будут выражены через функции декодеров, и будут со держать аргументы, не вошедшие ни в одно из выделенных подмножеств.
В общем случае метод синтеза заключается в выполнении следующих этапов.
1. Одним из существующих методов отыскать и минимизировать выход ные функции синтезируемого устройства, представив их в базисе {И, ИЛИ, НЕ}.
2. Разбить полное множество аргументов, от которых зависят все выход ные функции, на подмножества аргументов и принять их за адресные пере менные полных декодеров стандартного типа.
3. В минимальных алгебраических выражениях выходных функций вы делить импликанты, состоящие из аргументов, принятых за адресные пере менные декодеров, и заменить их эквивалентными выражениями из функций этих декодеров.
4. Выполнить эквивалентные преобразования полученных на этапе № выражений выходных функций с целью их упрощения и получить результи рующие логические их выражения.
5. Выбрать дополнительный набор логических элементов и построить по полученным на этапе №4 результирующим выражениям функциональную, а затем и принципиальную схему устройства.
На этапе №1 должны быть получены исходные логические выражения реализуемых функций. Это можно выполнить, например, предварительной декомпозицией сложного синтезируемого устройства на более простые функциональные блоки с последующим синтезом каждого блока в отдельно сти (как на микросхемах малой степени интеграции). В результате будут найдены исходные алгебраические выражения реализуемых функций. Такие выражения также могут быть найдены по функциональным схемам сущест вующих устройств, когда возникает задача их модернизации. Исходные вы ражения, как правило, получаются в базисе функций И, ИЛИ, НЕ. Однако при их отыскании по функциональным схемам существующих устройств, например на многофункциональных логических элементах, могут быть полу чены выражения в других базисах, содержащих функции ИЛИ-НЕ, И-НЕ, сумма по mod2 и т.д. В таких случаях, всё-таки, следует привести исходные выражения функций в указанный выше базис.
Выполняя этап №2, следует проанализировать полное множество аргу ментов всех функций и произвести разбиение на подмножества, выбирая ар гументы по их наибольшей частости вхождения в большинство функций и в большинство дизъюнктивных членов каждой из реализуемых функций. При этом формируются подмножества из 4-х, трёх и минимум из двух аргумен тов, а сами подмножества должны быть непересекающимися. В таком случае максимум входов проектируемого устройства будут образованы адресными входами полных декодеров. Указанные мощности подмножеств соответст вуют порядку существующих в настоящее время ИМС полных декодеров (DC-4, DC-3 и DC-2). Рассмотрим действия, выполняемые на этапах №2Е№5, на конкретном примере.
Пример 3-3. Допустим, что некоторое устройство описывается следую щей системой логических функций:
F = ack + acde + ab( e + g ) + d( c + bl ) ;
Z = abcdef + abcdef + abcdef + abcdef + abcd ef + abcdef. (3.14) Функция F носит отвлечённый смысл, а функция Z соответствует функ ции лисключающее ИЛИ по 6 входным сигналам.
Полное множество входных сигналов (аргументов всех функций) будет иметь вид {x} = {a, b, c, d, e, k, f, g, l}.
Как видно, мощность этого множества равна 9. Причём функция Z зависит от шести аргументов, входящих в её выражение с одинаковой частостью, а функция F от восьми аргументов с различной частостью. Наибольшую час тость имеют аргументы a, b, c и d. Они входят как в функцию F, так и в функцию Z. Поэтому в качестве первого выберем подмножество {a, b, c, d}.
Для функции Z вторым дополнительно следует выбрать подмножество {e, f }.
Состоящие из аргументов этих подмножеств импликанты будут реализованы функциями декодеров, соответственно DC-4 и DC-2.
Выделим в исходных выражениях (3.14) названные выше импликанты.
F = ac k + acd e + ab ( e + g ) + dc + db l ;
Z = abcd ef + abcd ef + abcd ef + abcd ef + abcd ef + abcd ef.( 3.15) В выражениях (3.15) импликанты из аргументов, принадлежащих мно жеству {a, b, c, d}, подчёркнуты одной линией, а импликанты от множества {e, f } - двумя линиями. Для поиска эквивалентных вы ражений указанных импли кант воспользуемся маски рующими матрицами деко деров DC-4 и DC- (рис.3.10).
Отличие матриц на рис.3.10 от ранее приведён ных заключается в том, что идентификаторы выходных функций полных декодеров здесь показаны с символами инверсии. Это сделано с рас Рис.3.10. К примеру 3-3 синтеза комбинацион ного устройства чётом на использование пол ных декодеров серии ИМС К155, у которых выходы инверсные. Такие маскирующие будем называть отмеченными. Если бы выбранные полные декодеры имели прямые выходы, то в их маскирующих матрицах следовало бы указывать идентификаторы выходных функций без символов инверсии. В рассматриваемом примере предполагаем использование в качестве полных декодеров микросхем К155ИД3 и К155ИД4 соответственно.
Выпишем все импликанты функций F и Z и, разметив маскирующие матрицы выбранными аргументами, найдём эквивалентные выражения им пликант через функции декодеров.
ac = y4 + y6 + y12 + y14 = y4 y6 y12 y ;
ab = y3 + y7 + y11 + y15 = y3 y7 y11y ;
dc = y12 y13 y14 y15 db = y8 y9 y12 y ;
;
(3.16) acd = y1 y3 abcd = y0 abcd = y ;
;
;
abcd = y2 abcd = y4 abcd = y ;
;
.
Выражения (3.16) получены по матрице рис.3.10,а в предположении, что эквивалентное выражение импликанты соответствует выражению контура, охватывающего единицы в соответствующей области матрицы. Выражения первых двух импликант показаны полностью и их равносильные выражения через функции И-НЕ, а выражения других импликант приведены в сокра щённой форме. Аналогично, по матрице рис.3.10,б находим эквивалентные выражения импликант из аргументов e и f:
' e f = y' ef = y1 ;
e f = y' ;
. (3.17) Подставив выражения (3.16) и (3.17) в выражения (3.15), получим сле дующее промежуточные выражения выходных функций.
F = y4 y6 y12 y14 k + y1 y3 e + y3 y7 y11 y15 e + y3 y7 y11 y15 g + + y12 y13 y14 y15 + y8 y9 y12 y13 l.
' ' ' ' ' ' ' ' ' Z = y1 y0 + y2 y0 + y4 y0 + y8 y0 + y0 y2 + y0 y.
В полученных выражениях инверсия логического произведения соответ ствует логической сумме инверсий сомножителей (согласно правилам де Моргана). С учётом этого замечания упростим полученные выражения, при меняя правила выноса за скобки общих сомножителей, поглощения и склеи вания так, чтобы идентификаторы yi с одинаковыми индексами входили в выражение только один раз.
y12 y13y14 y Дополнительно заметим, что дизъюнктивный член вида, входящий без каких либо сомножителей в функцию F, называется свобод ным. Если идентификатор yi свободного члена входит в другие дизъюнк тивные члены алгебраического выражения функции, то его из этих членов можно вычеркнуть. Это утверждение справедливо на основании применения операции поглощения. Операцию склеивания можно применить только то гда, когда идентификатор yi входит в два дизъюнктивных члена, имеющие дополнительные инверсные сомножители. Так второй и третий дизъюнктив ные члены функции F содержат переменную у3, а дополнительными сомно e жителями являются переменные ле и л . В результате применения опе рации склеивания переменная у3 освобождается и присоединяется к сво бодному члену. В итоге получим следующие выражения:
F = y4 y6 k + y1 e + y7 y11 ( e + g ) + y3 y12 y13 y14 y15 + y8 y9 l.
' ' Z = y1 y2 y4 y8 y0 + y0 y' y. (3.18) Выражения (3.18) можно считать результирующими и непосредственно по ним строить функциональную схему устройства. Согласно этим выраже ниям для построения устройства потребуются логические элементы ИЛИ, И, И-НЕ, НЕ и полные декодеры DC-4 и DC-2. Однако можно выбрать много функциональные логические элементы и соответствующим образом преобра зовать выражения (3.18), приведя их к виду, удобному для построения схемы.
Например, выберем дополнительно элементы И-ИЛИ-НЕ и преобразуем на званные выражения.
F = y4 y6 k + y1 e + y7 y11 + eg + y3 y12 y13 y14 y15 + y8 y9 l.
' Z = y1 y2 y4 y8 + y' + y0 + y' y. (3.19) 0 Напомним, что в формулах (3.19) идентификаторами yi обозначены функции полного нестробируемого декодера четвёртого порядка, а такими же идентификаторами, но со штрихами - функции декодера второго порядка.
С учётом сказанного по выражениям (3.19) строим функциональную схему устройства (рис.3.11). Обратите внимание на способ разметки элемен тов их позиционными обозначениями. Такая разметка допустима только на функциональных схемах. Кроме того, обратите внимание на разметку Рис.3.11. Функциональная схема устройства для примера 3-3 синтеза входных и выходных линий на линии групповой связи (жгута): порядковый номер входящей и соответственно выходящей линий ставятся непосредст венно около линии групповой связи.
Приведённую на рис.3.11 схему можно считать (с некоторым упрощени ем) и принципиальной схемой синтезированного устройства. В частности, приняв за основную элементную базу микросхемы К155, можно установить следующее соответствие.
Модули D1 и D2 соответственно микросхемы К155ИД3 и К155ИД4, элементы D3, D4, D6 реализуются одной микросхемой К155ЛА3. Аналогич но, элементы D8, D9, D10 содержатся в одной микросхеме К155ЛИ1, в каче стве элементов D5 и D12 можно использовать одну микросхему К155ЛР1.
Ещё потребуется одна микросхема К155ЛА2 (D7), две микросхемы К155ЛЛ1, на которых можно реализовать элемент 5ИЛИ (D13) и элемент D14, и, нако нец, элемент D11 можно реализовать микросхемой К155ЛР4. В итоге на соз дание устройства потребуется 9 микросхем серии К155. Если бы устройство проектировалось как устройство с типовой структурой, то только на блок БСД потребовалось бы 17 (!) микросхем К155ИД3. Естественно, такие затра ты не приемлемы.
Рассмотренный пример (пример 3-3) позволяет сделать ряд выводов от носительно достоинств и недостатков метода синтеза и синтезированных с его помощью устройств.
1. Метод достаточно сложен и трудоёмок, поскольку требуется предва рительно находить в явной алгебраической минимальной форме логико математическую модель устройства. Это следует отнести к существенному недостатку метода, поскольку возможны ошибки при поиске исходной моде ли, так и при её минимизации.
2. Синтезированные устройства приобретают индивидуальную структу ру, причём на их создание требуются минимальные аппаратурные затраты (более, чем в два раза меньшие) в сравнении с устройствами с типовой струк турой.
3. Существуют ограниченные возможности изменения функций в про цессе эксплуатации спроектированных устройств (в пределах возможностей выбранных полных декодеров), а также возможность реализации некоторых логических операций путём использования стробирующих входов декодеров.
4. Методом целесообразно пользоваться, когда число входов проекти руемых устройств значительно превышает 6.
Из анализа схемы рис.3.11 следует, что синтезированные устройства имеют повышенную степень конструктивной интеграции по входам, по скольку большинство входных сигналов подаются на адресные входы пол ных декодеров. Микросхемы же полных декодеров относятся к микросхемам средней степени интеграции.
Возможность реализации некоторых логических операций без дополни тельных аппаратурных затрат вытекает из логико-математического описания стробируемых полных декодеров (выражения 3.2, 3.3, 3.11). В частности, де кодеры серии К155 позволяют реализовать операции ЗАПРЕТА использо ванием стробирующих входов.
Общим положительным свойством устройств, проектируемых на пол ных декодерах (как по типовой структуре, так и с индивидуальной структу рой), является отсутствие в них критических состязаний. В устройствах с типовой структурой это свойство проявляется в полной мере, так как они ха рактеризуются функциональной избыточностью. Устройства же с индивиду альной структурой обладают этим свойством в ограниченной степени, по скольку часть логических зависимостей реализуется помимо полных декоде ров.
3.2. М ультиплексоры-селекторы М ультиплексор-селектор - это электронный коммутатор дискрет ных сигналов с многих направлений на одно (или несколько). Мультип лексоры относятся к функциональным комбинационным логическим моду лям, позволяющим выборочно бесконтактно коммутировать входные сигна лы к одному выходу, либо группу входных сигналов к соответствующей группе выходов. Поэтому различают одноканальные мультиплексоры и, со ответственно, многоканальные.
Обычно мультиплексор-селектор (MS) имеет две группы входов: одну из 2k, называемых информационными, и другую из k входов, называемых ад ресными или управляющими. Двоичная комбинация сигналов на адресных входах однозначно указывает номер ("адрес") информационного входа, кото рый будет скоммутирован к выходу мультиплексора в рассматриваемый мо мент или интервал времени.
Число "k" принято называть порядком мультиплексора-селектора (в дальнейшем просто "мультиплексор" или будем пользоваться обозначением MS). Порядок мультиплексора предопределяет "способность" его к коммута ции определённого количества информационных входов и функциональные возможности микросхем MS.
По принципу действия MS - это комбинационное устройство, логиче ский модуль, значение выходного сигнала которого однозначно определяется значением информационного, подключенного в данный момент времени к его выходу.
В общем случае, мультиплексор образован полным декодером k-го по рядка и многовходовым логическим элементом типа 2И-2kИЛИ либо 2И 2kИЛИ-НЕ. На один из входов элементов 2И подаётся информационный сиг нал, а на другой - сигнал с одного из выходов полного декодера. Таким обра зом, в каждый момент времени может быть скоммутирован только один из информационных входов. Выходной сигнал может совпадать по значе ниям с информационным сигналом (для мультиплексоров с прямым выхо дом) либо быть инверсным ему (для мультиплексоров с инверсным выхо дом).
Стандартные микросхемы MS имеют ограниченное число информаци онных входов: 4, 8 или 16 (порядок мультиплексора k = 2, 3 или 4). Дополни тельно, кроме информационных и адресных, может быть стробирующий вход, называемый также входом разрешения-запрета. Сигнал по этому входу "разрешает" либо "запрещает" коммутацию информационных сигна лов. В состоянии запрета выходной сигнал MS принимает фиксированное значение и не зависит от значений других входных сигналов.
На рис.3.12 показано УГО и приведена упрощенная функциональная схема микросхемы К155КП7, являющейся стробируемым мультиплексором третьего порядка (MS-3). Как видно, мультиплексор имеет 8 информацион ных входов, помеченных групповой меткой D, три адресных входа с группо вой меткой SED, инверсный стробирующий вход и два выхода (прямой и ин Рис.3.12. УГО микросхемы К155КП7 (а) и её функциональная схема (б) версный). Если входным сигналам поставить в однозначное соответствие ло гические переменные: а0, а1, а2 - по адресным входам;
х0, х2,...х7 - по ин формационным входам и s - по стробирующему входу, а выходным сигна лам функции F и F, соответственно на прямом и инверсном выходах, то ука занный мультиплексор можно описать следующим логическим выражением.
F = s [x0(a2a1a0) + x1(a2a1a0) + x2 (a2a1a0) + x3(a2a1a0) + (3.20) + x4 (a2a1a0) + x5(a2a1a0) + x6(a2a1a0) + x7 (a2a1a0)].
В формуле (3.20) символ + соответствует дизъюнкции (логической сум ме), символы логического произведения пропущены. Это выражение можно получить на основе логического описания полного декодера третьего поряд ка (раздел 3.1) и по функциональной схеме рис.3.12,б. Из анализа (3.20) сле дует, что конъюнкции адресных переменных, стоящие в круглых скобках, образуют полное множество конституент логических функций трех аргумен тов. Следовательно, при s=0 мультиплексор-селектор позволит реализовать любую логическую функцию трёх аргументов. Для этого лишь необходимо выбрать способ подключения информационных входов к шинам лог.0 и лог.1, т.е. придать информационным переменным хi значение лог.0 либо лог.1.
Выражение (3.20) описывает сигнал на прямом выходе стробируемого мультиплексора-селектора третьего порядка (MS-3) и является его логико математической моделью (по указанному выходу). Аналогичное выражение имеет функция F, только над всей правой частью выражения (3.20) будет стоять символ инверсии (черта сверху).
Полученный результат можно обобщить на случай использования стро бируемого мультиплексора-селектора k-го порядка и записать его логико математическую модель в обобщённой форме:
i=2k - ~ ~ ~ ~ ~ ~ F = s xi (ak -1ak -2 a2a1a0)i, (3.21) i= где стоящий над переменными символ означает, что переменная может входить со знаком либо без знака инверсии;
символ соответствует груп ~ ~ ~ ~ ~ (ak -1ak -2 a2a1a0)i повой дизъюнкции;
а логические произведения вида представляют собой элементарные конъюнкции (конституенты) логических функций, аргументами которых являются адресные переменные мультиплек сора. Причём индекс i есть номер конституенты и в то же самое время номер информационного входа MS-k. Следует заметить, что модель (3.21) соответ ствует мультиплексору с прямым выходом, а элементарные конъюнкции - конституентам логических функций при разложении последних по единицам (по условиям истинности). Если стробирующий вход мультиплексора ин версный, то переменная s должна входить в выражение (3.21) со знаком ин версии. В этом случае активным уровнем стробирующего сигнала считается лог.0 и при этом значении мультиплексору будет "дано" разрешение на ком мутацию информационных входов. В противном случае будет наложен за прет. В частности, на рис.3.12,б стробирующий вход показан у полного деко дера. Возможен вариант, когда стробирующий сигнал подаётся через инвер тор на дополнительные входы многовходового элемента И-ИЛИ-НЕ. Кон кретный вариант расстановки символов инверсии над адресными перемен ными в (3.21) определяется по правилам, изложенным в разделе 3.1 (приме нительно к полным декодерам).
Анализируя выражение (3.21), можно придти к выводу о возможности построения (синтеза) комбинационных устройств с типовой структурой на основе мультиплексоров.
3.2.1. Комбинационные устройства с типовой структурой на основе мультиплексоров-селекторов Метод синтеза устройств с типовой структурой заключается в следую щем [6].
1. Выполнить формализацию заданных условий на построение устрой ства, начертив карты Карно его выходных функций (либо функции).
2. Определить полное множество аргументов функции и выбрать либо построить MS требуемого порядка. Для каждой реализуемой функции нахо дится подмножество {h} номеров конституент, на которых функция равна лог.1 и подмножество {l} номеров конституент, на которых она равна лог.0.
3. Построить функциональную, а затем и принципиальную схемы уст ройства, подключив информационные входы мультиплексора с номерами h к шине лог.1, а входы с номерами l к шине лог.0.
Определить подмножества {h}, {l} проще всего путём наложения карты Карно реализуемой функции на маскирующую матрицу мультиплексора (м.м. МS-3).
Маскирующая матрица вычерчивается в форме карты Карно для логи ческих функций, аргументами которых служат адресные переменные муль типлексора. В клетки матрицы ставятся информационные переменные с индексами, соответствующими номерам информационных входов, которые будут коммутироваться к выходу при рассматриваемой комбинации адрес ных переменных.
Если число аргументов реализуемой функции больше числа адрес ных входов выбранного мультиплексора стандартного исполнения, то следует построить схему мультиплексора требуемого порядка из микросхем мультиплексоров меньшего порядка.
Последовательность подачи входных сигналов на адресные входы MS определяется также по результату наложения выше названных матриц как соответствие адресных переменных аргументам функции (аналогично мето дам синтеза на полных декодерах).
В любом случае устройства приобретут типовую структуру, состоящую из схемы коммутации СК информационных входов MS-k к шинам лог.1 и лог.0 и из базовой схемы БСМ мультиплексоров-селекторов стандартного исполнения, эквивалентной мультиплексорам-селекторам k-того порядка (структурная схема рис.3.13).
На рис.3.13 отображён случай, когда устройство имеет n входов и M вы ходов. Схемой коммутации в простейшем случае может служить некоторое наборное поле, на котором путём электрических соединений выполняется коммутация информационных входов БСМ к шинам лог.1 и лог.0. Базовая схема мультиплек соров (БСМ) представляет собой набор мульти плексоров i-того порядка числом, равным числу реализуемых функций (М). Полное множество входных сигналов и в то же самое время полное множество аргументов реализуемых функций равно n.
На рис.3.14 приведены маскирующие мат рицы мультиплексоров третьего и четвёртого порядков и пример реализации функции сумма по mod2 от аргументов a, b, c на мультиплек Рис.3.13. Типовая структура соре К155КП7. Как видно по рисунку 3.14,в, комбинационных устройств на основе мультиплексоров- функция зависит от трёх аргументов и для её селекторов реализации требуется MS-3. По результату на ложения матриц рис.3.14,а и рис.3.14,в опреде ляем, что информационные входы с номерами 1, 2, 4, 7 следует подключить к шине лог.1, а остальные - к шине лог.0. Тогда функция будет реализована на прямом выходе мультиплексора. В соответствии с изложенной методикой подмножества {h} и {l} будут равны {h}= {1, 2, 4, 7} и {l}= {0, 3, 5, 6}.
Рис.3.14. Маскирующие матрицы мультиплексоров-селекторов третьего (а) и четвёртого (б) порядков;
пример реализации логической функции "сумма по mod2" (в, г) Очевидно, что эту же функцию можно реализовать и на инверсном выхо де мультиплексора. В этом случае подключение информационных входов к шинам лог.0 и лог.1 следует изменить на противоположное, т.е. входы с номерами l необходимо подключить к шине лог.1, а входы с номерами h - к шине лог.0. Поскольку выбран стробируемый мультиплексор, то чтобы пере вести его в режим разрешения, на стробирующий вход следует подать сиг нал активного уровня (лог.0). На адресные же входы необходимо подавать соответствующие аргументам функции сигналы в порядке, определяемом ре зультатом наложения выше названных матриц (рис.3.14,г):
a0= a;
a1= b;
a2= c.
Согласно (3.21), имея мультиплексор k-го порядка, можно реализовать на нём любое логическое устройство с k входами в виде устройства с типовой структурой. Однако целесообразность такой реализации ограничивается до пустимыми аппаратурными затратами, выраженными числом микросхем на одну функцию.
Для поиска вариантов построения мультиплексора-селектора требуемого порядка воспользуемся методикой, аналогичной методике построения пол ных декодеров на микросхемах стандартных серий.
Например, требуется получить мультиплексор-селектор 6-го порядка (MS-6). Запишем в обобщённой форме комбинации его адресных перемен ных и разобьём их на следующие две группы:
~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ (a5a4a3a2a1a0 )i = [(a3a2a1a0 ) (a5a4 ) ]i.
(3.22) j k ~ ~ ~ ~ ( a3a2a1a0 )j из адресных переменных младших Комбинации группы разрядов можно реализовать на мультиплексоре 4-го порядка (MS-4). При этом их рассматриваем как информационные переменные мультиплексора ~ ~ ( a5a4 )k можно реализовать на второго порядка (MS-2), а комбинации вида мультиплексоре второго порядка. Таким образом, для построения МS-6 по требуется четыре мультиплексора четвёртого порядка и один мультиплексор второго порядка, то есть две ступени коммутации. Индексы в записи (3.22) изменяются в следующих пределах: i {0, 1, 2,Е63}, j {0, 1, 2,Е15}, k{0, 1, 2, 3}, и соответствуют номерам информационных входов мультиплексоров соответственно шестого, четвёртого и второго порядков.
Выбрав в качестве элементной базы ИМС серии К155, получим согласно записи (3.22) функциональную схему мультиплексора МS-6 на пяти микро схемах (рис.3.15). Первую ступень коммутации образуют мультиплексоры четвёртого порядка D1, D2, D3 и D4 (микросхемы К155КП1). Их информаци онные входы являются информационными входами MS-6. Вторая ступень образована микросхемой D5 (К155КП2). Микросхема К155КП2 представляет собой два мультиплексора-селектора второго порядка с общими адресными входами и прямыми отдельными выходами. Каждый из мультиплексоров и, в том числе мультиплексоры К155КП1, имеет индивидуальный инверсный вход стробирования. На рис.3.15 УГО мультиплексора D1 показано полно стью, а условные графические обозначения остальных мультиплексоров та кого же типа показаны в сокращённой форме. Как видно по рисунку, в мик росхеме D5 используется только первый мультиплексор. Чтобы мультиплек соры работали в режиме разрешения коммутации, необходимо на их строби рующие входы подать сигнал лог.0 (что показано подключением этих входов к общему полюсу источника питания).
Порядок разметки информационных входов мультиплексоров первой ступени идентификаторами информационных переменных мультиплексора MS-6 определяется порядком подключения выходов микросхем D1,...D4 к информационным входам мультиплексора D5. На рис.3.15 отображён лишь один частный случай, когда выход мультиплексора D1 подключен к инфор Рис.3.15. Функциональная схема мультиплексора-селектора шестого порядка (схема блока БСМ для реализации функций от 6 аргументов) мационному входу с меткой л1.0, выход D2 подключен к информационному входу л1.1 мультиплексора D5 и т.д.
Обратите внимание: мультиплексоры первой ступени коммутации име ют инверсные выходы, а выход мультиплексора D5 второй ступени прямой.
В результате полученная схема будет эквивалентом мультиплексора селектора 6-го порядка с инверсным выходом. Кроме того, если стробирую щий вход (метка Е1) мультиплексора D5 не подключать к шине лог.0, а пода вать на него внешний сигнал, то можно получить эквивалент стробируемого мультиплексора MS-6. Очевидно, если бы мультиплексор второй ступени имел инверсный выход, то получили бы МS-6 с прямым выходом.
Как следует из изложенного выше материала, схему рис.3.15 можно ис пользовать для реализации любой логической функции от 6-ти аргументов - для этого достаточно определить подмножество {h} либо {l} и выполнить соответствующие подключения информационных входов к шинам лог.0 и лог.1.
Аппаратурные затраты на реализацию функций от большего числа аргу ментов (более 6) можно оценить по формуле (3.13). Только в этой формуле под nk следует понимать число адресных входов (порядок) мультиплексоров селекторов стандартного исполнения, выбранных для построения k-той сту пени коммутации, а под q следует понимать число ступеней коммутации. По результатам подобных оценок можно придти к выводу, что метод проекти рования устройств с типовой структурой на мультиплексорах селекто рах не целесообразно применять, когда число входов устройства больше пяти. (В этом случае коэффициент аппаратурных затрат будет равен 1 либо 2.) Однако изложенный метод прост, так как не требуется находить алгеб раические выражения выходных функций синтезируемых устройств и произ водить их минимизацию. Маскирующие матрицы мультиплексоров 4- и 5-го порядков аналогичны маскирующим матрицам полных декодеров соответст вующих порядков и имеют вид размеченных карт Карно (рис. 2.1,в и д). К достоинствам метода следует отнести возможность построения устройств с типовой структурой, в которой путём перекоммутации информационных входов мультиплексоров к шинам лог.0 и лог.1 можно изменять функции устройств в процессе их эксплуатации. Причём независимо от наличия стро бирующих входов и характера выхода (инверсный выход либо прямой) у вы бранного мультиплексора заданную функцию можно реализовать непосред ственно либо в инверсной форме. Так же, как и в случаях синтеза устройств на полных декодерах, спроектированные устройства обладают функциональ ной избыточностью и поэтому свободны от критических состязаний.
Существенным недостатком устройств с типовой структурой следует считать большие аппаратурные затраты на их создание при числе аргу ментов реализуемых функций более 5-ти. Рассмотренный метод целесооб разно использовать для синтеза устройств с малым числом выходов, т.е. для реализации одиночных функций.
Некоторым недостатком создаваемых устройств можно считать недоис пользование функциональных возможностей микросхем мультиплексоров селекторов. Действительно, информационные входы используются нерацио нально. Если на эти входы подавать какие-либо входные сигналы, то, напри мер мультиплексор-селектор 4-го порядка, можно было бы применить для реализации функций даже от 20-ти аргументов!!!
Указанных недостатков можно избежать, если устройства синтезировать с индивидуальной структурой.
3.2.2. Комбинационные устройства с индивидуальной структурой на основе мультиплексоров-селекторов Аналогично, как и в случае применения полных декодеров, на основе мультиплексоров-селекторов так же можно строить устройства с индивиду альной структурой. Метод синтеза во многом схож с изложенным в п.3.1. методом (на основе полных декодеров) и сводится к выполнению следующих этапов.
1. Формализовать заданные условия и одним из существующих логиче ских методов отыскать, затем минимизировать логико-математическую мо дель устройства (получить исходные алгебраические выражения реализуе мых функций). Последующие этапы выполнить для каждой выходной функ ции отдельно.
2. Выписать полное множество аргументов реализуемой функции и раз бить его на подмножества с учётом частости вхождения аргументов в боль шинство дизъюнктивных членов исходного алгебраического её выражения.
3. Принять полученные на этапе №2 подмножества аргументов за адрес ные переменные мультиплексоров-селекторов соответствующих порядков и, выделив в исходном выражении функции импликанты из аргументов, приня тых за адресные переменные, найти эквивалентные им выражения через ин формационные переменные мультиплексоров.
4. Выполнить подстановку полученных на этапе №3 эквивалентных вы ражений в исходное выражение функции и упростить его, получив результи рующее логическое выражение реализуемой функции.
5. Выбрать дополнительный набор логических элементов, привести ре зультирующее выражение к виду, удобному для реализации на дополнитель но выбранном наборе логических элементов, и построить функциональную, затем и принципиальную схемы устройства.
На 5-м этапе синтеза, после построения функциональной схемы, как правило, выполняется анализ работы устройства в статике, потом в динами ке, а затем уж выбирается принципиальное техническое решение.
Пример 3-4. Рассмотрим содержание и способы выполнения перечис ленных этапов на примере синтеза устройства, описываемого функцией вида Z = [ acf + acde + ab( e + g ) + d( c + b l )] &. (3.23) & [ hv w( k + r ) + h( v + w ) + vt ] + mn Нетрудно подсчитать общее число различных аргументов функции Z.
Оно равно 16 - это мощность полного множества её аргументов {a, b, c, d, e, f, g, k, l, m, n, r, t, v, w, h}.
Хотя функция представлена в скобочной форме, тем не менее, легко за метить, что аргументы {a, b, c, d} и {h, v, w} входят с наибольшей частостью.
Заметим, выражение (3.23) достаточно громоздкое и с ним трудно опериро вать. Упростим его, введя две функции-компоненты F1 и F2, тогда оно будет иметь вид Z = F1F2 + mn, (3.24) где F1 = acf + acde + ab( e + g ) + d( c + b l ) ;
(3.25) F2 = hv w( k + r ) + h( v + w ) + vt. (3.26) Выполним преобразование функций-компонент отдельно. Приняв под множество {a, b, c, d} аргументов за адресные переменные мультиплексора MS-4, выделим в выражении (3.25) импликанты из этих аргументов:
F1 = ac f + acd e + ab ( e + g ) + dc + db l. (3.27) Воспользуемся маскирующей матрицей мультиплексора MS- (рис.3.16,а) и найдём эквивалентные выражения импликант. В выражении (3.27) импликанты подчёркнуты снизу. Заметим, что импликанта, как часть дизъюнктивного члена, определяет частично либо полностью условие истин ности функции, т.е. её единичные значения. Применив визуально-матричный метод определения импликанты, на маскирующей матрице, предварительно разметив её аргументами функции, составляем контуры на соответствующей области.
Рис.3.16. Маскирующие матрицы мультиплексоров 3-го (б) и 4-го (а) поряд ков (к примеру синтеза устройства с индивидуальной структурой) В итоге по матрице рис.3.16,а находим следующие эквивалентные вы ражения импликант функции F1:
ab ac = х12 + х13 + х14 + х15;
= х2 + х3 + х6 + х7;
b d dc = х3 + х7 + х11 + х15;
= х1 + х3 + х9 + х11;
(3.28) acd = х8 + х12.
Правые части выражений (3.28) представляют собой дизъюнкцию информа ционных переменных, охватываемых соответствующим контуром. При этом между адресными переменными мультиплексора и аргументами функции зафиксировано следующее соответствие:
а0 = d;
a1 = c;
a2 = b;
a3 = a. (3.29) Подставим в (3.27) полученные выражения (3.28):
F1 = ( х2 + х3 + х6 + х7 ) f + ( х8 + х12 ) e + ( х12 + х13 + х14 + х15 )( e + g ) + + х3 + х7 + х11 + х15 + ( х1 + х3 + х9 + х11 ) l.
Упростим это выражение, применяя операции склеивания и поглощения. Так же, как и в случае применения полных декодеров, информационные пере менные, входящие в приведённое выражение без каких-либо сомножителей, назовём свободными. Аналогично процедурам упрощения выражений для случая реализации на полных декодерах, свободные информационные пере менные, встречающиеся в других дизъюнктивных членах можно вычеркнуть.
В результате упрощения получим следующее результирующее выражение функции F1:
F1 = ( х2 + х6 ) f + х8 e + ( х13 + х14 )( e + g ) + (3.30) + х3 + х7 + х11 + x12 + х15 + ( х1 + х9 ) l Выполним аналогичные действия над функцией F2. Зафиксировав соот ветствие между адресными переменными мультиплексора MS-3 и аргумен тами функции {h, v, w}, найдём эквивалентные выражения импликант из ука занных аргументов через информационные переменные мультиплексора третьего порядка. Для этого пользуемся маскирующей матрицей рис.3.16,б.
hvw hw hv = х4;
= х1 + х3;
= х1 + х3;
v =х2 + х3 + х6 + х7. (3.31) При этом выбрано следующее соответствие между аргументами функции и адресными переменными мультиплексора MS-3:
а0 = w, a1 = v, a2 = h. (3.32) F2 = hv w( k + r ) + hv + hw + vt = x4( k + r ) + x1 + + x2 + x3 + ( x2 + x3 + x6 + x7 ) t После упрощения получим F2 = x4( k + r ) + x1 + x2 + x3 + ( x6 + x7 ) t. (3.33) По выражениям (3.30), (3.33) и (3.24) можно непосредственно построить функциональную схему. Тогда кроме нестробируемых мультиплексоров селекторов 3-го и 4-го порядков потребуются логические элементы И, ИЛИ и НЕ. Будем ориентироваться на применение микросхем серии К155.
Преобразуем выражение (3.24), представив его в базисе {И-НЕ}:
F1 F2 + mn = F1 F2 mn Z = F1F2 + mn =. (3.34) F1 F В данном выражении сомножитель можно реализовать строби руемым мультиплексором-селектором четвёртого порядка с инверсным вы ходом, причём стробирование осуществляется по инверсному стробирующе му входу инверсией функции F2. Согласно выражению (3.34) дополнительно потребуются два логических элемента 2И-НЕ. В свою очередь инверсию функции F2 можно реализовать нестробируемым мультиплексором селектором третьего порядка с инверсным выходом. Преобразуем несколько выражения (3.30) и (3.33) с расчётом на использование элементов И-НЕ:
F1 = ( х2 + х6 ) f + х8 e + ( х13 + х14 ) eg + х3 + х7 + х11 + + x12 + х15 + ( х1 + х9 ) l F2 = x4 kr + x1 + x2 + x3 + ( x6 + x7 ) t. (3.35) Выражения (3.35) будем считать результирующими и положим их со вместно с выражением (3.34) в основу построения функциональной схемы синтезируемого устройства. Для построения схемы необходимо осуществить адекватный переход от логического (аналитического) описания устройства (см. выражения (3.34) и (3.35)) к схеме. Этот переход выполняется по сле дующим правилам.
1. Если в результирующее логическое выражение реализуемой функции переменные хi входят с каким-либо сомножителем, то на соответствующие информационные входы мультиплексора следует подать сигнал, описывае мый сомножителем. Сомножителем может оказаться простая переменная либо некоторое логическое выражение. В последнем случае необходимо на соответствующий информационный вход подать выходной сигнал схемы, реализующей это логическое выражение.
2. Логическая сумма (дизъюнкция) информационных переменных соот ветствует параллельному соединению (объединению) соответствующих ин формационных входов мультиплексора.
3. Свободным информационным переменным соответствует подключе ние соответствующих информационных входов мультиплексора к шине лог.1.
4. Если в результирующем выражении отсутствуют некоторые перемен ные хi, то это означает, что соответствующие информационные входы муль типлексора следует подключить к шине лог.0.
При соблюдении этих правил, функция будет реализована непосредст венно по её логическому описанию на мультиплексоре с прямым выхо дом. Если же выбранный мультиплексор имеет инверсный выход, то будет реализована инверсия функции.
Требуемую функцию по её логическому описанию можно реализовать и на мультиплексоре с инверсным выходом. В этом случае по правилу №1 сле дует на соответствующий информационный вход подать инверсию сомно жителя. Информационные входы по правилу №3 следует подключить к ши не лог.0, а информационные входы по правилу №4 следует подключить к шине лог.1.
Выберем в качестве мультиплексоров MS-4 и MS-3, соответственно, микросхемы К155КП1 и К155КП5. Тогда с учётом изложенных правил адек ватного перехода получим функциональную схему рис.3.17. В данной схеме способ подключения информационных входов мультиплексоров D2 и D3 со ответствует выше приведённым правилам по той причине, что требуется реа лизовать инверсии функций F1 и F2, а выходы у выбранных мультиплексоров инверсные!
Рис.3.17. Функциональная схема устройства с индивидуальной структурой на основе мультиплексоров-селекторов (пример 3-4) Обратите внимание на порядок подачи входных сигналов по адресным входам мультиплексоров. Этот порядок предопределён соответствиями (3.32) для мультиплексора MS-3 и (3.29) для мультиплексора MS-4 и менять его при монтаже или во время эксплуатации устройства ни в коем случае нельзя!
Иначе функция будет реализована неверно, а полученное устройство не бу дет выполнять требуемую функцию.
Выбрав в качестве элементов 2И-НЕ микросхему К155ЛА3, в итоге, на реализацию синтезированного устройства понадобится всего 3 микросхемы.
Налицо явная экономия микросхем по сравнению с устройствами с типовой структурой.
Отметим дополнительные возможности, существующие при реализа ции устройств на мультиплексорах-селекторах. Пример 3-4 характерен тем, что у мультиплексоров эффективно используются как информационные, ад ресные входы, так и стробирующие входы (рис.3.17). Кроме того, выход Z устройства образуется на выходе логического элемента D1.3, входящего в состав микросхемы малой степени интеграции. Существует возможность переноса логических элементов, стоящих после мультиплексора на его информационные входы. Рассмотрим такую процедуру переноса на конкрет ном примере.
Пример 3-5. Требуется реализовать на основе мультиплексора К155КП функцию вида:
Y = hv w( k + r ) + h( v + w ) + vt + mn. (3.36) Эта функция почти аналогична функции F2 (выражение 3.26) с тем от личием, что есть дополнительный дизъюнктивный член mn.
Заданный мультиплексор является мультиплексором 3-го порядка без стробирования с инверсным выходом (D2 на рис.3.17). Применяя метод син теза устройств с индивидуальной структурой на основе мультиплексоров, получим следующее результирующее логическое выражение:
Y = [ x4 kr + x1 + x2 + x3 + ( x6 + x7 ) t ] + mn. (3.37) Сравните это выражение с выражением F2 (3.35). Из (3.37) следует, что на мультиплексоре можно реализовать выражение, заключенное в квадрат ные скобки, и дополнительно потребуются элементы 2И и 2ИЛИ.
Учитывая, что дизъюнкция полного множества информационных пере менных MS-3 тождественно равна единице, т.е.
х0 + х1 + х2 + х3 + х4 + х5 + х6 + х7 = 1, (3.38) на том основании, что выражение (3.38) равносильно дизъюнкции всех кон ституент логических функций от трёх аргументов, а член mn имеет сомножи телем логическую единицу, запишем Y = x4 kr + x1 + x2 + x3 + ( x6 + x7 ) t + + mn( x0 + x1 + x2 + x3 + x4 + x5 + x6 + x7 ).
Упростим полученное выражение по изложенным выше правилам, тогда получим Y = x4( kr + mn ) + x1 + x2 + x3 + ( x6 + x7 )( t + mn ) + mn( x0 + x5 ).(3.39) Так как заданный мультиплексор имеет инверсный выход, то составляем функциональную схему по изменённым правилам адекватного перехода (рис.3.18,а, вариант №1). Вместе с тем существует вариант реализации с вы ходом у логического элемента. Такой вариант показан на рис.3.18,б. Эта схе ма описывается следующим выражением:
Y = [ x4 kr + x1 + x2 + x3 + ( x6 + x7 ) t ] mn.
Из сопоставления схем рис.3.18,а и рис.3.18,б следует, что предпочтение необходимо отдать решению рис.3.18,б (вариант №2), так как здесь потребу ются минимальные аппаратурные затраты.
Обе приведённые схемы функционально равнозначны, так как реализу ют одну и ту же функцию. Однако схемотехническое решение устройства Рис.3.18. Функциональные схемы к примеру 3-5: вариант №1 (а) и вариант №2 (б) различно. Показанное на рис.3.18,а решение характерно тем, что все входные воздействия оказываются на информационные и адресные входы мультип лексора. В тех случаях, когда дополнительным дизъюнктивным членом в вы ражениях вида (3.37) является одна переменная, построение устройств по ва рианту №1 (рис.3.18,а) приводит к меньшим аппаратурным затратам.
Другой дополнительной возможностью является построение устройств, приближающихся по своим свойствам к программно управляемым устройст вам, например, к устройствам, меняющим реализуемую функцию под дейст вием одного или нескольких управляющих сигналов.
Пример 3-6. Допустим, что требуется реализовать на мультиплексоре селекторе четвёртого порядка устройство, на выходе которого под действием одного управляющего сигнала была бы реализована функция Равно циф рового компаратора двух двухразрядных двоичных чисел, а при другом зна чении управляющего сигнала - инверсия функции сумма по mod2 от четы рёх входных сигналов.
Формализуем заданные условия. Введём следующие идентификаторы входных и выходных сигналов: R - функция, соответствующая сигналу на выходе цифрового компаратора;
Y - функция, описывающая сигнал, эквива лентный инверсии суммы по mod2 (функция контроля чётности по едини цам);
b0 и c0 - первые разряды соответственно сравниваемых чисел В и С;
b и с1 - вторые разряды сравниваемых чисел;
f - управляющий сигнал.
В таком случае числа В и С можно отобразить наборами, соответствен но, B
Единицы стоят в клетках на пересечении столбцов и строк матрицы с одинако выми значениями В и С.
Матрица рис.3.19,в показа на упрощенно в виде раз меченной карты Карно, в которой поставлены толь ко номера информацион ных входов мультиплексо ра. На рис.3.19,а и рис.3.19,б клетки, в кото Рис.3.19. Карты Карно функций R (a) и Y (б), мас рых наблюдается различия кирующая матрица MS-4 (в) и функциональная значений функций R и Y, схема устройства для примера 3-6 (г) помечены заливкой. Следо вательно, управляющий сигнал необходимо подавать на информационные входы с номерами, соответствующими залитым клеткам. Это просто опреде лить по результату наложения м.м. MS-4 на карту Карно реализуемой функ ции. Таким образом, по результату наложения определяем, что информаци онные входы MS-4 с номерами 3, 5, 10 и 12 следует объединить и на них по дать управляющий сигнал f.
Выберем в качестве MS-4 микросхему К155КП1, тогда функциональная схема устройства будет иметь вид, представленный на рис.3.19,г. При f = будет реализована функция Y, а при f = 1 - функция R.
Синтезированные рассмотренным методом устройства будут обладать такими же достоинствами и недостатками что и аналогичные устройства на полных декодерах.
Сопоставляя методы синтеза устройств на полных декодерах и на муль типлексорах-селекторах, следует отдать предпочтение методам синтеза на мультиплексорах особенно в тех случаях, когда требуется реализовать оди ночные функции от многих переменных.
Обратите внимание, в примере 3-3 (выражения 3.14) в качестве одной из реализуемых функций была выбрана функция-компонента F1 из примера 3-4 (выражение 3.25). Сравнивая схемы рис.3.11 и рис.3.17 по аппаратурным затратам на реализацию этой функции, можно придти к выводу о целесооб разности её реализации на мультиплексоре-селекторе. Согласно рис.3.11 на её реализацию потребуется 6 микросхем, тогда как по рис.3.17 потребуется всего лишь две микросхемы!
Заканчивая рассмотрение методов синтеза на мультиплексорах селекторах, отметим, что возможен вариант совместного применения, как полных декодеров, так и мультиплексоров-селекторов. Полные декодеры увеличивают степень интеграции по входам устройства, а мультиплексоры селекторы по выходам устройства.
3.3. Программируемые запоминающие устройства Другими, допускающими возможность реализации цифровых комбина ционных устройств, являются запоминающие устройства, которые пользо ватель может запрограммировать на выполнение требуемых функций. Такие устройства выполняются в интегральном исполнении и разделяются на не сколько групп по своим функциональным возможностям.
Различают просто постоянные программируемые запоминающие уст ройства (ПЗУ), программируемые пользователем постоянные запоминающие устройства (ППЗУ) и перепрограммируемые ППЗУ (РеПЗУ).
К постоянным запоминающим устройствам относят микросхемы, про граммируемые на реализацию достаточно широко используемых в автомати ке функций, например функций преобразования двоичного безызбыточного 4-разрядного кода в коды русского алфавита (К155РЕ21), в коды латинского алфавита (К155РЕ22) и некоторые другие преобразования. Эти микросхемы программируются на заводах изготовителях, а затем используются по назна чению без нарушения записанной информации, т.е. работают только в режи ме считывания информации.
ППЗУ работают в двух режимах: 1) записи и 2) считывания информа ции. Запись информации осуществляется однократно пользователем на реа лизацию требуемых ему функций, а затем они могут работать только в режи ме считывания записанной информации. РеПЗУ в отличие от ППЗУ допол нительно могут работать в режиме повторной записи информации после то го, как в них была ранее записана какая-либо информация.
Общим для всех названных микросхем является их способность хра нить записанную информацию даже после отключения микросхем от на пряжения источника электропитания, поэтому их называют энергонезави симыми.
Основная идея построения таких микросхем заключается в использова нии таких возможностей электронных устройств, которые долговременно со храняются после отключения микросхем от источника питания. Такими возможностями являются сохранение взаимных связей между компонента ми ИМС и сохранение электрического заряда. Первая возможность реализу ется применением микропредохранителей, выполняемых на кристалле полу проводника методами интегральной технологии, а вторая возможность - со хранением электрического заряда в ограниченном объёме полупроводника (применением полевых транзисторов с изолированным затвором). И то и другое используются как запоминающие элементы. Если предохранитель цел или заряд равен нулю (одно свойство) и, если предохранитель разрушен или заряд есть (другое свойство), то, поставив в однозначное соответствие эти свойства состояниям двоичного элемента, предохранитель либо объём ный заряд можно использовать как элемент памяти на один бит информа ции.
В соответствии с этим ППЗУ можно представить как устройство, содер жащее определённое число запоминающих элементов (ЗЭ), схему выборки и записи, а также схему выходных элементов, обеспечивающих совместимость ИМС с другими ИМС рассматриваемой серии.
На рис.3.20 представлена структура микросхемы К155РЕ3, являющейся ППЗУ с пятью адресными входами (n = 5) и восемью выходами (m = 8). За поминающие элементы сформированы в матрицу, состоящую из 8 строк и столбцов. Каждый столбец выбирается сигналом с выхода полного декодера DC-5, а строка - выходом микросхемы. В качестве ЗЭ (рис.3.20,б) может ис пользоваться либо соединённый последовательно полупроводниковый диод (VD) и плавкий микропредохранитель (ZU), либо многоэмиттерный транзи стор МЭТ (рис.3.20,в). Чтобы выбрать для записи информации конкретный ЗЭ, необходимо на соответствующий выход микросхемы подать пережи гающее напряжение, а на адресные входы декодера - соответствующую комбинацию сигналов. При этом на стробирующем входе (входе выборки) декодера должен быть сигнал активного уровня (лог.0).
Каждая строка матрицы ЗЭ совместно с выходным элементом образует многовходовой логический элемент 32-И-НЕ с открытым коллекторным вы ходом. Таким образом, по каждому выходу микросхемы может быть реали зована функция от пяти аргументов. Причём аргументами служат адресные переменные декодера.
Приведённая на рис.3.20,а схема является упрощенной, поскольку не содержит в явном виде элементы, необходимые для подачи пережигающего напряжения. Пережигающее напряжение, более чем в два раза превышающее нормальное напряжение её питания (+5В), подаётся на выход микросхемы.
Рис.3.20. Функциональная схема ИМС К155РЕ3 (а), принципиальное ре шение запоминающих элементов (б) и ячейки памяти (в) При подаче пережигающего напряжения соответствующий микропредо хранитель пережигается и тем самым записывается сигнал лог.1. На рис.3.20,в в качестве полупроводниковых диодов использованы переходы ба за-эмиттер многоэмиттерного транзистора МЭТ. На рис.3.20,а выходные элементы образуют функциональный узел ВЭСП (выходные элементы со схемами пережигания), в функции которого входит пережигание предохра нителей в матрице ЗЭ при программировании и выдача выходных сигналов при нормальной работе ППЗУ.
Введём следующие понятия: число адресных входов назовём поряд ком ППЗУ, комбинацию двоичных сигналов на адресных входах - ладре сом ячейки ППЗУ. Таким образом, для реализации какой-либо функции на ППЗУ следует определить множество адресов ячеек, по которым требуется записать единичные (либо нулевые) её значения, а затем выполнить процеду ры записи. Завод-изготовитель выпускает ППЗУ в виде микросхемы, в кото рой все предохранители целы. Поэтому в незапрограммированном ППЗУ при его включении под нормальное напряжение на всех выходах будет постоянно присутствовать сигнал лог.1.
Вполне понятно, что на ППЗУ функции реализуются в совершенной нормальной дизъюнктивной (либо конъюнктивной) форме от адресных его переменных. В общем случае выражение функций будет иметь вид ~ ~ ~ ~ ~ F = s (a4a3a2a1a0 ) i, (3.40) {i} где s - сигнал по входу выборки микросхемы, а {i} - множество номеров конституент, на которых функция имеет значение лог.0, если выходы микро схемы инверсные. Выражение, стоящее в круглых скобках (3.40), есть обоб щённая запись конституент булевых функций от пяти аргументов при разло жении функций по единицам. Символ есть групповая дизъюнкция по мно жеству {i}, где i - десятичные номера конституент, на которых функция рав на лог.0 (либо лог.1).
Например, требуется реализовать на микросхеме К155РЕ3 функцию Y, заданную картой рис.3.21,а.
Поскольку выходы микросхемы К155РЕ3 открытые коллекторные ин версные, то для реализации функции Y необходимо записать лединицы в ячейки запоминающего устройства (ЗУ) с номерами 10, 12, 13, 14, 18, 19, 26 и 30. Этот результат определяется по наложению карты функции (рис.3.21,а) на маскирующую матрицу ППЗУ (рис.3.21,б). По результату наложения оп ределяем также порядок подачи на адресные входы ППЗУ-5 аргументов функции: а0 = k, a1 = d, a2 = c, a3 = b, a4 = a. На рис.3.21,в приведена соответ ствующая схема включения микросхемы К155РЕ3 для реализации требуемой функции. (Напоминаем, что выходное напряжение значений лог.1 может быть получено только тогда, когда выход Q1 будет подключен через рези стор к номинальному напряжению питания, т.к. выход микросхемы откры тый коллекторный). Аналогично на рассматриваемой микросхеме можно реализовать ещё дополнительно 7 функций от 5 и менее аргументов.
Рассмотренный пример даёт возможность сформулировать метод синте за комбинационных устройств на ППЗУ.
1. Формализовать заданные на построение устройства условия, построив карты Карно выходных его функций.
2. Определить полное множество всех аргументов выходных функций и построить функциональную схему ППЗУ требуемого порядка. Построить маскирующую матрицу ППЗУ k-того порядка.
3. Путём наложения карт Карно реализуемых функций на маскирующую матрицу ППЗУ определить подмножества {i} номеров ячеек, в которые сле дует записать информацию о функции, и выполнить процедуры записи ин Рис.3.21. К реализации устройств на ППЗУ: матрица реализуемой функции (а);
маскирующая матрица ППЗУ-5 (б);
функциональная схема включения ППЗУ-5, микросхема К155РЕ3 (в) формации.
4. Подав номинальное напряжение питания на микросхемы ППЗУ, про верить записанную в них информацию.
Перечисленные этапы синтеза остаются неизменными при любом числе аргументов реализуемых функций, да и самих функций. Если число выходов синтезируемого устройства не превышает число выходов и порядка стандарт ной микросхемы ППЗУ, то процедуры синтеза полностью совпадают с рас смотренными процедурами для выше приведённого примера.
Однако когда порядок выбранной микросхемы ППЗУ меньше мощности полного множества аргументов реализуемой функции, то требуется постро ить функциональную схему эквивалентного ППЗУ требуемого порядка из микросхем стандартного типа.
Чтобы построить ППЗУ требуемого порядка, например седьмого (ППЗУ-7), необходимо сделать запись по виду (3.40):
~ ~ ~ ~ ~ ~ ~ F = i s (a6 a5a4a3a2a1a0 ), (3.41) {i} а затем выполнить разбиения на группы переменных аi с числом переменных в группе, равным порядку выбранного стандартного ППЗУ.
Например, выберем в качестве базового ППЗУ-5 (микросхему К155РЕ3), тогда разбиения на группы будут иметь следующий вид:
~ ~ ~ ~ ~ ~ ~ F = [s (a6 a5 )](a4a3a2a1a0 ) i. (3.42) {i} Часть выражения (3.42), стоящую в квадратных скобках, можно рас Рис.3.22. Функциональная схема ППЗУ- сматривать как сигнал выборки стандартных микросхем ППЗУ-5. В свою очередь это выражение можно реализовать полным декодером 2-го порядка, например микросхемой К155ИД4. Тогда функциональная схема ППЗУ-7 бу дет иметь вид рис.3.22. На такой схеме можно реализовать 8 функций от аргументов.
Для реализации потребуется в каждую микросхему D2ЕD4 записать информацию о каждой функции. С этой целью необходимо отыскать абсо лютный и относительный адрес записываемой информации.
Абсолютный адрес показывает адрес ячейки ППЗУ-7, рассматриваемо го как единое запоминающее устройство, а относительный адрес - как ад рес той ячейки конкретной микросхемы ППЗУ, в которую должна быть запи Рис.3.23. К реализации функций на ППЗУ-7: карта реализуемой функции (а);
маскирующая матрица ППЗУ-7 (б);
УГО ППЗУ-7 (в) сана часть информации о реализуемой функции. Чтобы найти относительный адрес, необходимо из абсолютного адреса вычесть весовой коэффициент микросхемы ППЗУ меньшего порядка. Весовой коэффициент микросхемы ППЗУ-5 определяется способом подключения её входа выборки к полному декодеру D1. Поскольку адресные входы DC-2 являются адресными входами ППЗУ-7 старших двух разрядов (с весовыми коэффициентами соответствен но 25 = 32 и 26 = 64), то весовой коэффициент ИМС ППЗУ-5 определяется как арифметическая сумма указанных весовых коэффициентов разрядов в зави симости от комбинации сигналов на адресных входах D1. Так, на рис.3.22 эти весовые коэффициенты показаны десятичными числами жирным шрифтом.
Абсолютные адреса ячеек составного ППЗУ можно задать маскирующей матрицей ППЗУ-7 (рис.3.23,б).
Например, требуется реализовать функцию Х (карта рис.3.23,а, в пустых клетках карты стоят логические единицы). Наложив карту функции Х на мат рицу рис.3.23,б, определяем следующие абсолютные адреса для программи рования микросхем D2, D3, D4 и D5 на рис.3.22:
1) микросхемы D2 - {8, 12, 21, 23};
2) микросхемы D4 - {34, 42, 54};
3) микросхемы D3 - {103, 118, 119, 122, 126};
4) микросхемы D5 - {67, 75, 82, 90}.
На рис.3.23,б соответствующие клетки матрицы показаны заливкой. Оп ределим теперь относительные адреса, по которым следует сделать запись информации.
Так, у микросхемы D2 указанные абсолютные адреса совпадают с отно сительными адресами, то их просто оставляем неизменными. Для микросхе мы D4 из её абсолютных адресов следует вычесть весовой коэффициент 32, для микросхемы D3 - её коэффициент 96, а для микросхемы D5 - коэффици ент 64 (см. разметку матрицы рис.3.23,б и рис.3.22). Тогда получим для про граммирования следующие данные в относительных адресах:
1) микросхемы D2 - {8, 12, 21, 23};
2) микросхемы D4 - {2, 10, 22};
3) микросхемы D3 - {7, 22, 23, 26, 30};
4) микросхемы D5 - {3, 11, 18, 26}.
По указанным адресам, выбрав первый выход у названных микросхем, программируем запись лединиц, поскольку у выбранных микросхем выхо ды инверсные открытые. Для примера на рис.3.23,в приведена функциональ ная схема, эквивалентная функциональной схеме рис.3.22.
Аналогичным образом могут быть построены функциональные схемы для реализации на ППЗУ функций от большего числа аргументов.
Как следует из приведённых этапов синтеза, аппаратурные затраты на реализацию устройств на основе ППЗУ можно оценить по формуле, анало гичной формуле (3.10), т.е. как на полных декодерах либо на мультиплексо рах-селекторах при построении устройств с типовой структурой. Только раз рядность адреса и число выходов больше у стандартных микросхем ППЗУ, поэтому и число ИМС потребуется меньше.
Так, ранее рассмотренный пример синтеза кодового преобразователя двоичного 4-разрядного кода в двоично-десятичный код с весом л7-4-2-1 можно реализовать на микросхеме К155РЕ3, запрограммировав 4 выхода, а 5-й адресный вход соединить с общим полюсом источника питания.
Любая микросхема ППЗУ характеризуется объёмом памяти Q. Объём памяти определяется как арифметическое произведение:
Q = 2k m, (3.43) где k - число адресных входов, а m - число выходов микросхемы, и измеря ется в битах. Так микросхема К155РЕ3 имеет объём памяти 258 = 256 бит.
Есть микросхемы с большим объёмом памяти, например, микросхема К558РР1, имеющая 8-разрядный адрес и 8 выходов, - 288 =2048 бит, и ИМС КР568РЕ1 с объёмом памяти (2118) бит. Программирование ИМС ППЗУ ведётся, как правило, на специальных устройствах, называемых про грамматорами. Программаторы могут управляться компьютерами, а также вручную. Поскольку при пережигании плавких перемычек образуются па ры металла, которые при понижении температуры корпуса ИМС должны лосесть, то программирование ППЗУ осуществляется в несколько шагов (этапов) с обязательной проверкой результатов записи. Так, программирова ние ИМС К155РЕ3 осуществляется следующим образом:
1) подаются сигналы на адресные входы (адрес ячейки);
2) выбирается соответствующий выход ИМС и подаётся на него пере жигающее напряжение (10Е15)В;
3) кратковременно ( 0,5с) подаётся сигнал активного уровня (лог.0) на вход выборки ИМС;
4) снимается пережигающее напряжение и делается выдержка времени;
5) подаётся на выбранный выход нормальное напряжение питания (+5В) и осуществляется проверка записанной информации.
Затем все перечисленные операции повторяются вновь для нового адре са либо для прежнего адреса в зависимости от результатов проверки. Допус кается программировать одновременно только один выход. При необходи мости программирование нескольких выходов осуществляется поочерёдно в порядке их следования.
Основным недостатком проектирования устройств на ППЗУ является необходимость в дополнительных затратах на программаторы, а также возможность засыпания ИМС ППЗУ. Под засыпанием понимают возмож ность лотказа устройства из-за осаждения паров металла на компоненты ИМС, когда записанная информация портится из-за восстановления расплав ленных перемычек.
Следует отметить, что методика программирования для различных се рий ИМС ППЗУ различна и поэтому требуются различные программаторы. К дополнительным недостаткам построения устройств на ППЗУ следует отне сти относительно большой объём памяти, требуемой для записи функций.
Например, для записи функции от k аргументов потребуется (2k 1) бит, т.е.
ППЗУ k-того порядка.
Основное отличие РеПЗУ заключается в том, что они программируются не пережиганием микропредохранителей, а индуцированием электрического заряда в области раздела Si3N4 - SiO2 МНОП-транзистора. Стекает такой за ряд достаточно долго (до 10 лет) при отсутствии отпирающего потенциала.
Однако при многократном повторении цикла считывание-запись накопи тельные свойства МНОП структур ухудшаются, что приводит к уменьшению срока хранения записанной информации до 2000 часов. Это влечёт примене ние таких ИМС не как РеПЗУ, а как ППЗУ (например, К519РЕ1). Стирание информации в РеПЗУ производится ультрафиолетовым светом (методами проекционной литографии), поэтому требуется достаточно сложное техноло гическое оборудование и допускается ограниченное число перезаписей из-за ухудшения электрических параметров ячеек.
Что же касается методики построения устройств на РеПЗУ, то она прак тически не отличается от методики построения этих же устройств на ППЗУ, т.е. методика синтеза остаётся одной и той же. Разница лишь в технической реализации процедур программирования (записи информации) и дополни тельно появляется возможность стирания за писанной информации. Запись осуществляет ся путём подачи на затворы туннельных тран зисторов повышенного напряжения, а при чтении информации пониженного (стандарт ного) напряжения питания. Так, например, микросхема К573РФ5 представляет собой РеПЗУ на 211 бит информации (УГО на рис.3.24). Запись осуществляется при подаче на вход Up напряжения программирования +25В, а при чтении записанной информации +5В. В частности, у этой микросхемы выходы с тремя состояниями. Управление состоянием выходов осуществляется сигналом по входу CZ.
Основными достоинствами устройств Рис.3.24. УГО микросхемы на ППЗУ и на РеПЗУ является их высокий К573РФ уровень конструктивной и функциональной интеграции, сохранение записанной информации при отключении от источ ников электропитания, а также минимальные аппаратурные затраты. Более подробные сведения по использованию ППЗУ можно получить из работы [10].
3.4. Программируемые логические матрицы В отличие от программируемых запоминающих устройств, программи руемые логические матрицы (ПЛМ) также способны реализовать логические функции от большого числа аргументов, но требуют для этого меньшего ко личества памяти [10]. В основу построения ПЛМ положена реализация логи ческих функций по их нормальным дизъюнктивным формам (ДНФ). Так же как и ППЗУ, ПЛМ программируются пережиганием плавких перемычек на кристалле полупроводника. Поскольку в ДНФ могут меняться число дизъ юнктивных членов (n1i), длина каждого дизъюнктивного члена (n2j), а каждый аргумент должен входить со знаком либо без знака инверсии, то их следует также программировать. Кроме того, функции могут иметь нормальную конъюнктивную форму (КНФ), когда функция определяется нулевыми зна чениями. Чтобы получить возможность реализации функций по КНФ, необ ходимо инвертировать выражение КНФ, а затем выполнить программирова ние ПЛМ по полученному выражению. Следовательно, для реализации функций на ПЛМ в общем случае потребуется три ступени программирова ния:
1) программирование матрицы, состоящей из многовходовых логиче ских элементов n2i И;
2) программирование числа дизъюнктивных членов -матрицы n1j ИЛИ;
3) программирование инверсии функции.
Пусть m функций зависят максимально от n аргументов, а максимальное число их дизъюнктивных членов равно k. Тогда ПЛМ можно представить обобщённой структурной схемой рис.3.25.
Матрица И имеет n входов и состоит из конечного числа логиче ских элементов 2n-И, т.к. по каж дому входу адресная переменная аi может входить со знаком либо без знака инверсии.
Матрица ИЛИ состоит из m логических элементов k-ИЛИ, про Рис.3.25. Структура ПЛМ граммируемых по k входам, и, на конец, выходные элементы (ВЭ) допускают возможность программирования инверсии либо прямого значения функций Z1, Z2, ЕZm. На рисунке отображена возможность программирова ния каждой из названных частей ПЛМ путём подачи на них прожигающего напряжения Uпрож.. Из сказанного становится ясно, что ПЛМ должна про граммироваться в три этапа. На первом этапе программируются либо ин версии, либо прямое значение входных сигналов по каждому из входов эле мента 2n-И. При этом выбираются из n входных переменных те, которые входят в соответствующий дизъюнктивный член алгебраического выражения функции. На втором этапе программируется количество входов у логиче ских элементов k-ИЛИ, равное числу дизъюнктивных членов (n1) реализуе мой функции, и на третьем этапе программируется инверсия либо прямое значение функции.
На рис.3.26 приведена упрощенная функциональная схема микросхемы К556РТ1, являющаяся ПЛМ 16-го порядка (n =16).
Как видно, программируемая матрица И состоит из 16-ти логических элементов типа повторитель-инвертор и 48 логических 32-входовых эле ментов И. По каждому входу элемента 32И стоит микропредохранитель ZU1, пережиганием которого можно отключить соответствующий вход от входов микросхемы.
Если все предохранители ZU1 целы, то каждая схема 32И будет описы ваться выражением F1.i = ((a0 a0 )(a1 a1)(a2 a2 ) (a15 a15 ))i, (3.44) где i {1, 2, Е48}, из которого следует, что функция F1.i будет равна нулю, aiai если хотя бы одна из пар входов ( ) имеет оба предохранителя целыми.
Таким образом, на первом этапе программирования необходимо пережечь оба предохранителя, если в соответствующий дизъюнктивный член не вхо дит какой-либо входной сигнал, либо оставить целым один из предохраните лей пары.
Рис.3.26. Функциональная схема ПЛМ (микросхемы К556РТ1) Каждый из 8-ми 48-входовых элементов ИЛИ матрицы ИЛИ может реа лизовать дизъюнкцию из 48 членов. Таким образом, выбирая число входов у 48-входового логического элемента ИЛИ путём пережигания соответствую щих предохранителей ZU2, можно реализовать в целом функцию либо её ин версию по выражению F2 j = F1.1 + F1.2 + Е+ F1.48, (3.45) где j {1, 2,Е8}.
Из анализа выражений (3.44) и (3.45) следует, что ПЛМ типа К556РТ позволяет реализовать любую, но одну функцию от 16 аргументов с 48-ю дизъюнктивными членами, либо 8 функций от меньшего числа аргументов и с меньшим числом дизъюнктивных членов.
На третьей ступени программирования оставляется целым либо пережи гается, когда программируется инверсия функции F2 j, предохранитель ZU3 у логического двухвходового элемента сумма по mod2. Выходным является элемент запрета с открытым коллекторным выходом.
Заметим, что на рис.3.26 показана упрощенная функциональная схема микросхемы ПЛМ К556РТ1 (без цепей пережигания предохранителей). До полнительно показан способ реализации входа СЕ для управления выдачей результатов программирования. Как видно по схеме, сигнал лог.0 на входе СЕ даёт разрешение на выдачу результатов программирования, а сигнал лог. запрещает выдачу. Условное графическое обозначение (УГО) рассматривае мой микросхемы приведено на рис.3.27. Выходы ИМС показаны прямыми, т.к. выходные функции могут быть запрограммированы с инверсией либо без инверсии.
Приведённый материал позволяет сделать выводы относительно досто инств и недостатков реализации комбинационных устройств на ПЛМ. Дос тоинством является возможность реализации функций, зависящих от большого числа аргу ментов (до 16-ти), и высокая степень интегра ции как конструктивной, так и функциональ ной.
К недостаткам следует отнести слож ность процедур программирования и необхо димость затрат на устройства программирова ния. Кроме того, при выходе из строя какой либо запрограммированной функции требуется заново программировать новую микросхему, а это приводит к дополнительным существенным затратам при эксплуатации спроектированных Рис.3.27. УГО микро устройств.
схемы К556РТ Сравнивая ППЗУ и ПЛМ по функциональ ным возможностям, следует отметить, что ППЗУ позволяют реализовать любую логическую функцию от n аргументов, в то время как ПЛМ только некоторые. При этом от ППЗУ потребуется объём памяти 2n, а у ПЛМ - меньше. Объём памяти ПЛМ принято оценивать арифметическим произведением вида Q = n k m [бит], (3.46) где n - число адресных (информационных) входов ПЛМ;
k - максимальное количество дизъюнктивных членов реализуемой функции (число элементов И в матрице И);
т - количество выходов микросхемы (число реализуемых функций). Так, микросхема ПЛМ К556РТ1 имеет объём памяти Q = n k m = 16 48 8 = 6144 бит = 768 байт, а программируемое постоянное запоминающее устройство при таком же числе адресных входов должно обладать объёмом памяти 216 = 8 Кбайт!
В заключении отметим, что вопросам построения последовательностных цифровых устройств посвящена вторая часть настоящего пособия.
Литература 1. Глушков В.М. Синтез цифровых автоматов. - М.: Физматгиз, 1962. Ц476с.
2. Гаврилов М.А. Теория релейно-контактных схем. - М.: АН СССР, 1950.
Ц303с.
3. Закревский А.Д. Визуально-матричный метод минимизации булевых функций. - Автоматика и телемеханика, 1960. Т. ХХI, №3, с. 369-373.
4. Подлипенский В.С. Бесконтактные логические схемы автоматики. / Осно вы построения. Справочное руководство. - Киев: Наукова думка, 1965.
Ц216с.
5. Поспелов Д.А. Логические методы синтеза и анализа схем. - М.: Энергия, 1985. - 368с.
6. Громаков Е.А., Собакин Е.Л. Логические устройства и их применение в автоматике. Томск, изд. ТПИ, 1982. - 95с.
7. Discrete Mathematics. Fourth Edition. / Kenneth A. Ross, Charles R.B. Wright.
PRENICE HALL, Upper Saddle River, New Jersey 07458.1999/ - 684p.
8. Справочник по микроэлектронной импульсной технике. / Под ред. В.Н.
Яковлева. - Киев: Технiка, 1983. Ц359с.
9. Усатенко С.Т., Каченюк Т.К., Терехова М.В. Выполнение электрических схем по ЕСКД: Справочник. Изд. стандартов, 1989. - 325с.
10. Пупырёв Е. И. Перестраиваемые автоматы и микропроцессорные систе мы. - М.: Наука, 1984. - 192с.
11. Справочник по интегральным микросхемам. Под ред. Б. В. Тарабрина.
2-е изд., перераб. и доп. - М.: Высш. шк., Энергия, 1981. - 816с.
12. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. 528с.
Оглавление Введение В1 Применение цифровых устройств В1.1 Системы автоматического управления В1.2 Системы передачи информации В1.3 Системы обработки информации В2. Сравнительная оценка цифровых и аналоговых устройств микроэлек тронной техники 1. Основы микроэлектронной техники 1.1 Основные понятия и определения 1.2 Классификация микроэлектронных устройств 1.3 Логические элементы 1.3.1 Система условных цифробуквенных обозначений ИМС 1.3.2 Применение булевой алгебры для описания логических элементов и устройств 1.3.3 Способы и формы задания логических функций 1.3.4 Логические элементы НЕ 1.3.5 Логические элементы И 1.3.6 Логические элементы ИЛИ 1.3.7 Логические элементы И-НЕ 1.3.8 Элементы ИЛИ-НЕ 1.3.9 Элементы "ЗАПРЕТ" 1.3.10 Логические элементы сумматоры по mod 2 1.3.11 Мажоритарные логические элементы 1.3.12 Элементы "логического порога" и лисключающее ИЛИ 1.3.13 Логические элементы ИМПЛИКАТОРЫ 1.3.14 Многофункциональные логические элементы 1.3.15 Функционально полные наборы логических элементов 1.3.16 Базовый логический элемент серий ИМС ТТЛ 2. Комбинационные устройства на микросхемах малой степени интеграции 2.1 Основные и частные задачи логического синтеза устройств 2.2 Визуально-матричный метод минимизации логических функций 2.3 Действия над функциями, заданными в матричной форме 2.4 Синтез преобразователя кодов 2.4.1 Реализация преобразователя в базисе {И, ИЛИ, НЕ} 2.4.2 Реализация преобразователя в базисе {И-НЕ} 2.4.3 Реализация преобразователя в произвольном базисе 2.5. Методы анализа комбинационных устройств 2.5.1 Критические состязания в комбинационных устройствах 2.5.2 Общие требования к функциональным схемам цифровых устройств 2.6 Разработка принципиальных схем цифровых устройств 2.6.1 Общие требования к принципиальным схемам цифровых устройств 3. Комбинационные устройства на универсальных логических модулях 3.1 Полные декодеры-демультиплексоры 3.1.1 Синтез комбинационных устройств с типовой структурой 3.1.2 Синтез устройств с индивидуальной структурой 3.2 Мультиплексоры-селекторы 3.2.1 Комбинационные устройства с типовой структурой 3.2.2 Комбинационные устройства с индивидуальной структурой 3.3 Программируемые запоминающие устройства 3.4 Программируемые логические матрицы Литература Оглавление Евгений Леонидович Собакин Цифровая схемотехника ЧI.
Учебное пособие Научный редактор кандидат технических наук, доцент Е.И. Гольдштейн Редактор Н.Т. Синельникова Подписано к печати Формат 60х84.16. Бумага писчая №2.
Плоская печать. Усл. печ. л.. Уч.-изд. л.
Тираж 200 экз. Заказ. Цена свободная ИПФ ТПУ. Лицензия ЛТ №1 от 18.07.94.
Издательство ТПУ. 634034, Томск, пр. Ленина, 30.
Pages: | 1 | 2 | 3 | Книги, научные публикации