Скачайте в формате документа WORD

Разработка МПУ для сушильной печи

Узбекское агентство информатики и информатизации

Ташкентский университет информационных технологий






КУРСОВАЯ РАБОТА


По предмету:

Основы Информационных Вычислительных Систем


На тему:

МПУ для сушильной печи





Выполнил ст-т гр.: 263-04 Тр

Диденко А.С.

Проверил: преподаватель Назаров А.И.





Ташкент 2006


Содержание





1.

Задание для курсового проекта

3

2.

Блок центрального процессора Intel 8085

4

2.1.

Описание микропроцессора

6

2.2.

Описание генератора тактовых импульсов

8

2.3.

Описание шинного формирователя

8

2.4.

Описание системного контроллера

9

3.

Микросхема памяти

9

4.

Организация ОЗУ

9

5.

Устройство ввода / вывода

10

6.

Программируемый адаптер ввода / вывода

10

7.

лгоритм функционирования МПС

11

8.

Программа функционирования МПС

12

9.

Литература

15

10.

Приложение. Схема электрическая принципиальная

16


1. Задание для курсового проекта


Разработать микропроцессорное стройство (МПУ) для сушильной печи со следующими режимами работы:


  1. Предварительный нагрев: 500º С (10 мин)
  2. Сушка высокой температурой: 1 ÷ 1500º С (10 мин)
  3. Остывание: до комнатной температуры включением принудительной вентиляции.

Организация ЗУ:


Емкость ЗУ - 4096х8

Тип МС - К54РУА

Организация ячеек - 1024х4

Клавиша - 4


2. Блок центрального процессора Intel 8085


В марте 1976 г. фирмой Intel была выпущена совершенствованная версия процессора 8080, названная 8085. Как и его предшественник, процессор 8085 имел 8-битные шины адреса и данных и мог адресовать 64 Кбайт памяти. Впервые микропроцессор питался от одного источника напряжением 5 В, вместо двух напряжениями 5 и 12 В. Несмотря на повышенную до 5 Гц (в модели 8085A - 6,25 Гц, в модели 8085A-2 - 10 Гц) тактовую частоту, производительность процессора составила всего 370 тыс. операций в секунду. Также впервые в микропроцессорах фирмы Intel была использована 3-микронная технология (вместо 6-микронной в процессоре 8080), позволившая величить степень интеграции до 6500 транзисторов на кристалле той же величины, что и 8080.

Кроме лучшенного ЦПУ, на кристалле микропроцессора 8085 располагались также генератор синхронизации и контроллер приоритетных прерываний, позволяющий обслуживать прерывания с четырёх дополнительных входов запросов прерываний.

Оба микропроцессора - 8080 и 8085 - выпускались в 40-контактных двухрядных корпусах. Первому из них требовалась микросхема поддержки 8228, средства которой встроены в процессор 8085; в остальном процессоры работают аналогично. У процессора 8085 линии адреса и данных мультиплексируются, т.е. 8 линий данных разделяют те же контакты процессора, что и 8 младших линий 16-разрядной шины адреса. Для его работы со старыми микросхемами памяти, совместимыми с процессором 8080, у которого линии адреса и данных не мультиплексируются, требуется отдельная микросхема - демультиплексор, например, Intel 8212.

Микропроцессоры 8080/8085 имеют один и тот же набор из семи 8-битных рабочих регистров (A, B, C, D, E, H, L); для работы с 16-битными величинами некоторые пары регистров можно объединять, образуя таким образом три 16-битных регистра (BC, DE, HL) с возможностью доступа к отдельным 8-битным половинам. Одна из регистровых пар (HL) применяется также для косвенной адресации. Группу 16-битных казательных регистров образуют казатель стека (SP - stack pointer) и программный счётчик (PC - program counter) 8-битное слово состояния процессора содержит флажки нуля, чётности, знака, переноса и вспомогательного переноса (ZF, PF, SF, CF, AF zero flag, parity flag, sign flag, carry flag, auxiliary carry flag). При сбросе (перезагрузке) процессора все его регистры, включая программный счётчик, обнуляются.

Формат команд микропроцессоров 8080/8085 сравнительно простой: первый байт команды содержит код операции, идентифицирующий её, за ним следует от 0 до 2 байт операндов. Иногда (как правило, в арифметических командах) номер регистра-операнда содержится в коде операции, но весь код операции всегда заключён в первом байте команды.

Восьмиразрядный МП Intel 8085 заключён в корпус DIP (с двусторонней паковкой выводов) с 40 выводами, расположение которых приведено на рисунке. Ниже, в таблице приведено название выводов и их назначение.







рхитектура МП INTEL 8085


Функциональная схема (архитектура) микропроцессора Intel 8085 приведена на рисунке:

МП имеет 16-разрядный счётчик команд и защёлку адреса, которая загружает специализированную адресную (А15 - А18) и мультиплексированную (AD7 - AD0) шины. Параллельные данные входят в МП и покидают его через (AD7 - AD0). Эта шина передаёт адрес, когда линия правления ALE получает Н-сигнал, и данные - когда L-сигнал.

По 8-разрядной внутренней шине входящие и выходящие данные вводятся внутрь стройства. Они могут поступать с внутренней шины данных в следующие части МП:

Ц 8-разрядный аккумудятор;

- регистр временного хранения;

- индикаторы;

- регистр команд;

- устройство правления;

- какой-либо из регистров общего назначения (B, C, D, E, H, L);

Ц 16-разрядный казатель стека;

Ц 16-разрядный счётчик команд;

Ц 8-разрядный буфер адреса/данных.

Арифметико-логическое стройство загружается двумя 8-разрядными регистрами (аккумулятором и регистром временного хранения), как в типовом МП.

Регистр состояний содержит пять индикаторов состояния вместо двух, как это было в типовом МП.

Регистр команд связан с дешифратором, который определяет текущую команду, требуемую микропрограмму или следующий машинный цикл, затем информирует схему управления и синхронизации о последовательности действий. Эта схема координирует действия МП и периферии.


2.1. Описание микропроцессора КР58ВМ8А.


Этот микропроцессор представляет собой 8-разрядный процессор, в котором совмещены операционные и правляющие устройства. правляющая память недоступна пользователю, в ней же в процессе изготовления БИС записываются микропрограммы операций. Таким образом, предусматривается использование некоторой фиксированной системы команд, в которую пользователь не может внести изменений. В связи с этим данный микропроцессор относится к числу немикропрограммируемых.

КР58ВМ8А Выполнение каждой команды производится микропроцессором в строго определенной последовательности действий, которая определяется кодом команды и синхронизируется сигналами Ф1 и Ф2 тактового генератора. Для формирования правляющих сигналов искусственно мультиплексируют шину данных, то есть в начале каждого машинного цикла на шину данных микропроцессор выставляет 8 правляющих сигналов, называемых байтом состояния. Байт состояния казывает, какой из машинных циклов выполняется в текущий момент, то есть к какому из внешних стройств происходит обращение. Байт состояния выставляется на шину данных по переднему фронту сигнала Ф2 в первом такте и снимается с шины данных по переднему фронту Ф2 во втором такте. Для того, чтобы показать, что идет процесс передачи байта состояния, используется выход SYNC микропроцессора: при выводе байта состояния на выходе SYNC<=1. Сигнал SYNC<=1 позволяет выделить байт состояния из информации передаваемой по шине данных. Байт состояния выдаётся на шину данных в интервале SYNC<=1, а используется на протяжении всего машинного цикла. Поэтому байт состояния запоминается в специальном регистре слова - состояния. Запись производится с использованием сигналов SYNC<=1 и Ф2=1. Дешифратор преобразует

байт состояния требуемые для текущего машинного цикла системные правляющие сигналы. При формировании этих правляющих сигналов для согласования блоков МПС по временным характеристикам используются выходные сигналы микропроцессора DBIN и WR. Регистр слова-состояния и дешифратор, обеспечивающие формирование системных управляющих сигналов, называются системным контроллером.


Назначение выводов микропроцессора.

Сигнал

Название

D0 - D8

Двунаправленная 8-разрядная шина данных, которая выполняет: передачу правляющего слова; обмен данными между регистрами микропроцессора и блоками МПС

A0 - A15

Направленная от микропроцессора 16 - разрядная шина, которая выполняет: передачу адреса ячейки памяти при обращении памяти; передачу адреса внешнего стройства. В этом случае 8 - разрядный адрес ВВ появляется на выводах А0 Ц А7 и дублируются на линиях А8 - А15

Сигналы правления шиной данных

DBIN

Выходной сигнал "Прием". Если DBIN<=1, то шина данных настроена на прием данных в микропроцессор из памяти или ВВ. Если DBIN<=0, то шина данных настроена на вывод информации из микропроцессора.

WR

Выходной сигнал "Выдача данных". Если WR<=0, то микропроцессор зафиксировал на шине данных 8-разрядный код, который должен быть воспринят памятью или ВВ.

Сигналы правления вводом - выводом

READY

Входной сигнал "Готовность" от ВВ или памяти. Если READY<=1, то ВВ или память готовы к обмену данными с микропроцессором. Если READY<=0, то ВВ или память не готовы к обмену данными с микропроцессором. В этом случае микропроцессор входит в режим "Ожидание".

WAIT

Выходной сигнал "Ожидание". Если WAIT<=1, то микропроцессор находится в режиме "Ожидание".

INT

Входной сигнал "Запрос прерывания" от ВВ. Если INT<=1, следовательно, одному из ВВ требуется обслуживание.

INTE

Выходной сигнал "Разрешения прерывания". Этот сигнал информирует ВВ о возможности или невозможности обслуживания микропроцессором запросов на прерывание. Если INTE<=1, то прерывания разрешены. Если INTE<=0, то прерывания запрещены.

HOLD

Входной сигнал "Запрос захвата шин" от ВВ. Если HOLD<=1, значит, одно из ВВ требует обмена по прямому доступу к памяти.

HLDA

Выходной сигнал "Подтверждение захвата шин". Если HLDA<=1, то микропроцессор отключился от системных шин и "отдал" их в распоряжение ВВ и памяти

Сигналы синхронизации

Ф1, Ф2

Входные сигналы от тактового генератора.

SYNC

Выходной сигнал "Синхронизация". Если SYNC<=1, то на шину данных микропроцессор выставил восемь правляющих сигналов.

RESET

Входной сигнал "Сброс". Сигнал начальной становки микропроцессора. Если RESET<=1 в течение 3-4 периодов тактовой частоты, то микропроцессор прекращает свою работу, обнуляет счетчик команд и бездействует. Как только RESET<=0, микропроцессор начинает выполнять команду, записанную по адресу Н.


2.2. Описание генератора тактовых импульсов.



Генератор тактовых импульсов выполнен на микросхеме КР58ГФ24. Основное назначение этой микросхемы - формирование 2-х последовательных тактовых импульсов Ф1 и Ф2. Кроме того, микросхема выдает последовательность импульсов с ровнями, например, согласованными с ровнями ТТЛ, формирует сигнал Сброс, Готовность и Строб. состояние. Сигнал Сброс производит сброс в ноль счетчика команд МС и МП. Сигналы Вх. сброс, под действием которого в микросхеме формируется сигнал Сброс. В момент включения источника питания, напряжение на входе Вх. сброс равно нулю. При этом на выходе микросхемы формируется Сброс. Далее, током через сопротивление начинает заряжаться конденсатор, когда напряжение на конденсаторе достигнет определенного значения, снимается сигнал сброс с выхода МС и МП может быть выполнен замыканием показанного ключа. При этом конденсатор разряжается и на выходе МС возникает Сброс. После размыкания ключа конденсатор заряжается и в некоторый момент снимается сигналом Сброс и МП начинает выполнять программу.


2.3. Описание шинного формирователя.


В цепи передачи включены два повторителя имеющие три состояния. При этом, если 1 из повторителей находится во включенном состоянии, то другой в выключенном и передача будет осуществляться через повторитель 1 в направлении от вывода А0 к выводу В0. Если повторители переключить в обратное состояние, то передача будет осуществляться от В0 к А0.

Управление состоянием повторителей осуществляется элементами ИЛИ-НЕ с помощью сигналов СЕ (ВК) и Т. Если на выходе становлен высокий ровень1, то независимо значение сигнала Т, на выходе элемента ИЛИ-НЕ установлен низкий ровень - логический 0. Если СЕ (ВК) = 0 и Т = 1, то на выходе ИЛИ-НЕ 1 будет 1.





2.4. Описание системного контроллера КР58ВК28.


Системный контроллер необходим для формирования управляющих сигналов и величения нагрузочной способности шины данных. В системном контроллере нашего типа предусмотрен шинный формирователь, выполняющий функции двунаправленного буфера. Выдаваемая из МП в начале цикла информация о состоянии при появлении сигнала Строб фиксируется в регистре. Контрольно-кодирующая матрица использует содержимое регистра состояния и управляющие сигналы с выхода МП Прием, Запись, Подтверждение захвата формируя на выходе контроллера правляемые сигналы.




3. Микросхема памяти.


Микросхема памяти предназначена для временного хранения информации обрабатываемой центральным процессором. В моем задании используется микросхема статической памяти К54РУА, которая имеет организацию ячеек 1024х4 (бит).





4. Организация ОЗУ.

Организация ОЗУ выполняется из расчета заданного объема памяти (4096х8) и заданного типа микросхемы памяти, которая имеет организацию ячеек 1024х4. Проводя несложные математические операции (4096х8 / 1024х4 = 4 линии по 2 микросхемы) получаем требуемую схему подключения микросхем памяти.



5. стройство ввода/вывода.


Ввод данных в полученном задании должен осуществляться при помощи 4 клавиш. Индикацию (вывод) было решено использовать 4 знаковую. Количество знаков выбиралось из расчета максимального количества задействованных элементов при индикации максимальной температуры.











Клавиши реализованы следующим образом:


6. Программируемый адаптер ввода/вывода.


КР58ВВ55 - это программируемый параллельный интерфейс, но предназначен для осуществления обмена информацией в параллельном коде между микропроцессором и различными ВВ. Режимы работы каждого из каналов программируются с помощью правляющего слова.

1

0

0

Х1

0

Х2

Х3

Х4



Х1 -

Х2 -

Х3 -

Х1 -

7. Алгоритм функционирования МПС.



8. Программа функционирования МПС.

дрес

Метка

Мнемокод

Комментарий







MVI A,81H

A < 81H

2


OUT FB

A > FB

4


MVI A,90H

A < 90H

6


OUT F3

A > F3

8


CALL OK

Подрогр OK

A


LXI H,03E4H

HL < 03E4H

D

M1

MVI A,06H

A < 06H

F


OUT F9

A > F9

0011


MVI A,08H

A < 08H

0013


OUT F8

A > F8





0015


CALL CIF

Подпрограмма CIF





0017


MVI A,3FH

A < 3FH

0019


OUT F9

A > F9

001B


MVI A,02H

A < 02H

001D


OUT F8

A > F8

001F


MVI A,3FH

A < 3FH

0021


OUT F9

A > F9

0023


MVI A,01H

A < 01H

0025


OUT F8

A > F8

0027


MVI A,10H

A < 10H

0029


OUT FA

A > FA

002B


IN FA

A < FA

002D


CPI 01H

A <> 01H

002F


JZ F1

ЕСЛИ 0 ТО F1

0032


MVI A,20H

A < 20H

0034


OUT FA

A > FA

0036


IN FA

A < FA

0038


CPI 01H

A <> 01H

003A


JZ FINISH

ЕСЛИ 0 ТО FINISH

003D


MVI A,10H

A < 10H

003F


OUT FA

A > FA

0041


IN FA

A < FA

0043


CPI 02H

A <> 02H

0045


JNZ M100

ЕСЛИ НЕ 0 ТО M100

0048


MOV A,M

A < M

0049


ADD 64H

A < A + 64H

004A


CPI 060EH

A <> 060EH

004C


JC M1

ЕСЛИ ПЕРЕНОС ТО M1

004F


MOV M,A

M < A

0050


JMP M1

ПЕРЕХОД НА M1

0053

M100

MVI A,20H

A < 20H

0055


OUT FA

A > FA

0057


IN FA

A < FA

0059


CPI 02H

A <> 02H

005B


JNZ M1

ЕСЛИ НЕ 0 ТО M1

005E


MOV A,M

A < M

005F


SUB 64H

A < A - 64H

0060


CPI 03B2H

A <> 03B2H

0062


JNC M1

ЕСЛИ НЕ 0 ТО M1

0065


MOV M,A

M < A

0066


JMP M1

ПЕРЕХОД НА M1

0069

F1

MVI A,01H

A < 01H

006B


OUT F1

A > F1

006D


MVI A,02H

A < 02H

006F


OUT F1

A > F1

0071


IN F0

A < F0

0073


CPI 01F4H

A <> 01F4H

0075


JNZ F1

ЕСЛИ НЕ 0 ТО F1

0078


CALL TIME10N

Подпрограмма TIME10N





007A

F2

MVI A,01H

A < 01H

007C


OUT F1

A > F1

007E


MVI A,02H

A < 02H

0080


OUT F1

A > F1

0082


IN F0

A < F0

0084


CMP A,M

A <> M

0085


JNZ F2

ЕСЛИ НЕ 0 ТО F2

0088


CALL TIME10N

Подпрограмма TIME10N





008A


CALL TIME5

Подпрограмма TIME5





008C


MVI C,04H

C < 04H

008E

M85

LXI D,EA60H

D < EA60H

0091

M80

DCX D

D < D - 1

0092


MVI A,04H

A < 04H

0094


OUT F1

A > F1

0096


JNZ M80

ЕСЛИ НЕ 0 ТО M80

0099


DCR C

C < C - 1

00A0


JNZ M85

ЕСЛИ НЕ 0 ТО M85





00A3


CALL TIME5

Подпрограмма TIME5





00A5

P

MVI A,04H

A < 04H

00A7


OUT F1

A > F1

00A9


IN F0

A < F0

00AB


CPI 1EH

A <> 1EH

00AD


JNZ P

ЕСЛИ НЕ 0 ТО

00B0

FINISH

HLT

STOP





Подпрограммы


OK:



0100


MVI A,10H

A < 10H

0102


OUT FA

A > FA

0104


IN FA

A < FA

0106


CPI 01H

A <> 01H

0108


JNZ OK

ЕСЛИ НЕ 0 ТО OK

010B


RET

Возврат






TIME5:



0200


MVI C,04H

С < 04H

0202

M65

LXI D,EA60H

D < EA60H

0205

M60

DCX D

D < D - 1

0206


JNZ M60

ЕСЛИ НЕ 0 ТО M60

0209


DCR C

С << C - 1

020D


JNZ M65

ЕСЛИ НЕ 0 ТО M65

0210


RET

Возврат






TIME10N:



0300


MVI C,09H

С < 09H

0302

M55

LXI D,EA60H

D < EA60H

0305

M50

DCX D

D < D - 1

0306


MVI A,01H

A < 01H

0309


OUT F1

A > F1

030A


JNZ M50

ЕСЛИ НЕ 0 ТО M50

030D


DCR C

С << C - 1

030E


JNZ M55

ЕСЛИ НЕ 0 ТО M65

0311


RET

Возврат






CIF:



0400


MOV A,M

A < M

0401


CPI 03E4H

A <> 03E4H

0403


JNZ M1

ЕСЛИ НЕ 0 ТО M1

0406


MVI A,3FH

A < 3FH

0408


OUT F9

A > F9

040A


MVI A,04H

A < 04H

040C


OUT F8

A > F8

040E


JMP M10

Переход на M10

0411

M1

CPI 044CH

A <> 044CH

0413


JNZ M2

ЕСЛИ НЕ 0 ТО M2

0416


MVI A,06H

A < 06H

0418


OUT F9

A > F9

041A


MVI A,04H

A < 04H

041C


OUT F8

A > F8

041E


JMP M10

Переход на M10

0421

M2

CPI 04B0H

A <> 04B0H

0423


JNZ M3

ЕСЛИ НЕ 0 ТО M3

0426


MVI A,5BH

A < 5BH

0428


OUT F9

A > F9

042A


MVI A,04H

A < 04H

042C


OUT F8

A > F8

042E


JMP M10

Переход на M10

0431

M3

CPI 0514H

A <> 0514H

0433


JNZ M4

ЕСЛИ НЕ 0 ТО M4

0436


MVI A,4FH

A < 4FH

0438


OUT F9

A > F9

043A


MVI A,04H

A < 04H

043C


OUT F8

A > F8

043E


JMP M10

Переход на M10

0441

M4

CPI 0578H

A <> 0578H

0443


JNZ M5

ЕСЛИ НЕ 0 ТО M5

0446


MVI A,66H

A < 66H

0448


OUT F9

A > F9

044A


MVI A,04H

A < 04H

044C


OUT F8

A > F8

044E


JMP M10

Переход на M10

0451

M5

MVI A,6DH

A < 6DH

0453


OUT F9

A > F9

0455


MVI A,04H

A < 04H

0457


OUT F8

A > F8

0459

M10

RET

Возврат










9. Список использованной литературы.


1.      С.Я. Якубовский. Аналоговые и цифровые интегральные микросхемы. Радио и связь. 1985г.

2.      Цифровая техника и микро процессоры. казания к курсовой работе. Ташкент 2002г.

3.      Цифровая техника и микро процессоры. казания к лабораторным работам. Ташкент 2002г.

4.      Конспект лекций по предмету Основы информационных вычислительных систем Ташкент 2006г.

5.      Глобальная сеть Интернет.