Читайте данную работу прямо на сайте или скачайте

Цифровые вычислительные машины

Мнстерство освти Укра

Днпропетровський нацональний державний нверситет

Кафедра електронних обчислювальних машин

Методичний посбник

до курсового проекту

з дисциплни Цифров обчислювальн машини

Днпропетровськ

ДНУ

2
Змст

1. Особливост секцонованих мкропроцесорних комплектв	3
Побудова контролерв процесорв з мкропрограмним правлнням.	4
Блок обробки даних	8
4. Схема правлння станами та зсувами	12
5. Структура блока обробки даних.	19
6. Пристрй мкропрограмного правлння	20
7. Обробка переривань	27
Схема адресно� обробки	28
9. Доданок. Завдання до курсового проекту по дисциплн Теоря та проектування ЕОМФ	30

Особливост секцонованих мкропроцесорних комплектв

Основний недолка однокристальних мкропроцесорв, як, з метою розширення функцональних можливостей, виготовляються з залученням нполярних технологй, поляга

у поляга

у недостатньо високй швидкодÿ. Використання бполярних технологй дозволя

усунути цей недолк, але цною значного обмеження функцй, що можуть реалзовуватись окремою мкросхемою. Тому мкропроцесор синтезу

ться з залученняма деклькох В

С, одна з яких мстить пристрй правлння, решта - операцйну частину, яка роздля

ться на секцÿ з однаковою, як правило, клькстюа розрядв. Однак розробник засобв обчислювально

) використовуючи принцип мкропрограмування, формувати власну систему команд та легко ? змнювати шляхом змни вмсту репрограмовного ПЗП ;

б) залучаючи вдповдну кльксть секцй, обираючи оптимальну розряднсть даних для певно

Таким чином, багатокристальн мкропроцесори доцльно використовувати при проектуванн спецальних пристро

) контролерв периферйного обладнання та ЗП велико

б) нтелектуальних графчних термналв спецалзованих графчних процесорв, що забезпечують високопродуктивне розвТязування задача аналзу, синтезу та перетворення зображень;

в) функцональних розширювачв серйних мкроЕОМ для значного пдвищення продуктивност при розвТязуванн задач вдповдних класв;

г)процесорв мн-та мкроЕОМ, здатних емалювати деклька систем команд з метою азабезпечення сумсност з ЕОМ рзних смейств;

д) бортових спецобчислювачив;

) спец процесорв обробки звукових та ультразвукових сигналв;

ж) контролерв апаратури передавання даних;

д) нтерфейсних контролерв ЛОМ;

и) базових обчислювальних модулв багатопроцесорних систем.

Середа секцонованих комплектв В

С найширшого використання набули серÿ КР1802 та КМ1804, як сумсн мж собою за рвнями логчних сигналв доповнюють одна одна за складом. Бльшсть

Розглядуван серÿ вдрзняються принципом секцювання процесорних секцй

Мкросхеми серÿ КМ1804 функцонально завершен. Так, до складу 4-розрядно

Для серÿ КМ1802 розподл процесора призводиться спочатку на окрем функцональн вузли, як вже потм секцонуються за розрядами. Так, до складу процесорно

Розглядуван серÿ вдрзняються також тим,що у мкросхем КР1802 входи виходи даних по

днанн, у мкросхем КМ1804 вони окрем.

Крм того, до складу серÿ КР1802 не входять В

С формування адрес памТят мкрокоманд, тому вдповдн сигнали правлння формуються за допомогою ПЛМ. Використання ПЛМ замсть ПЗП, як вдомо дозволя

зменшити апаратн витрати на реалзацю пристрою правлння лише у тому випадку, коли мнмзу

ться система логчних функцй вд значного числа змних.

Потрбно пдкреслити, що бльш нверсальн пристро

Оскльки мкросхеми памТят не входять до складу секцонованих мкропрограмних комплектв, розробник самостйно обира

елементну базу для реалзацÿ памТят мкрокоманд, виходячи з потрбно

Комплекти бполярних мкропрограмованиха мкросхем 1802 1804 доцльно залучати у спецалзованих обчислювальних керуючих пристроях при пдвищених вимогах до

Побудова контролерв процесорв з мкропрограмним правлнням.

Принцип мкро програмного правлння запропонований у 1951 роц професором математично

Мкроопераця явля

собою елементарне перетворення операндв (наприклад, передача операнда мж регстрами, багато розрядна логчна операця, операця додавання), яка здйсню

ться одним з блокв процесора протягом такту синхронзацÿ.

Мкрокоманду складають деклька чи навть одна мкроопераця, як виконуються всма блоками процесора протягом такту.

Код мкрокоманди - це двйкова комбнаця, яка у той чи нший спосб вказу

перелк блокв процесора, котр нцюються у даному тактов, а також наступну мкро команду.

Мкропрограма явля

собою порядковану послдовнсть мкрокоманд, призначену для реалзацÿ алгоритму виконання певно

На вдмну вд ранш вдомого апаратного принципу правлння, який оснований на нцюванн вдповдних логчних схем процесора, з метою реалзацÿ потрбно

Переваги мкропрограмного способу правлння полягають у тому, що:

) спрощу

ться розробка процесора й збльшу

ться ступнь регулярност його структури;

б) спецалзован ата проблемно-орúнтован процесори реалзуються шляхом модифкацÿ системи команд стандартного нверсального процесора;

в) пдвищу

ться ефективнсть системного та прикладного програмного забезпечення завдяки мкропрограмнй реалзацÿ часто використовуваних мкропрограм окремих стандартних функцй.

Комплекти бполярних секцонованих мкросхем надають можливсть синтезувати керуючи й обчислювальн пристро

-контролери

-процесори,

ФМк

Мк

РгMк

ОЧ

N+1

N+2

N+1

N+2

N+3

N+1

N+2

Tк ТК+1 ТК+2

котр принципово вдрзняються не складнстю апаратури та реалзованих функцй, в першу чергу числом рвнв управлння процесом обробки даних. У контролерах використову

ться лише один такий рвень - мкропрограмного правлння, тод як у процесорах два рвн: програмного та мкропрограмного правлння.

У випадку контролера алгоритм функцонування керованого ним пристрою занесений до спецально

Керуюча частина (КЧ) обовТязково мстить обовТязково мстить памТять мкрокоманд (ПМК) формувач адреси мкрокоманди (ФМк)а та може реалзуватися одинадцятьм способоми в залежност вд мсця пдключення й клькост пдключень додатковиха регстрв :

- мкрокоманд (РгМк), де зберга

ться адресна та керуюча частини мкрокоманди;

- стану (РгC), в якому фксуються значення ознак, що характеризують результат виконання операцÿ операцйною частиною (ОЧ) контролера.

Розглянемо три найважливш варанти структур мкропрограмовниха контролерв.

) У структур з лише регстром мкрокоманд виконання команди мовного переходу (з номером N+2) можливе лише псля завершення операцÿ та формування ознаки

в ОЧ. Тому тривалсть такту Тк+2 :а,де тривалост, вдповдно, читання мкрокоманди х Мк, виконання операцÿ в ОЧ, формування адреси наступно

При реалзацÿ безумовних операцй ОЧ може функцонувати одночасно з ФМк, тому тривалсть такту зменшу

ться до

Таким чином, якщо не використовувати змнну тривалсть такту, то час виконання мкрокоманди визнача

ться мовними мкрокомандами.

Контролер з регстрами мкрокоманд й стану використову

в черговому такт ознаку, сформовану в попередник тактов. Тому однакова тривалсть виконання мовних безумовних мкрокоманд.

PrС

ФМк

Мк

РгMк

ОЧ

N+1

M+1

N+1

Tк ТК+1 ТК+2

M+1

NOP

ФМк

Мк

РгMк

ОЧ

Tк ТК+1 ТК+2 Tк+3

РгС

РгAMк

N+2

M+1

M+2

N+1

N+2

M+1

N+1

N+2

NOP

Однак для аналзу та врахування ознаки, коли ФМк творю

адресу наступно

пусту мкрокоманду.

У контролер з трьома регстрами основн його частини функцонують одночасно: такЮ у такт Тк:

- ОЧ викону

мкрокоманду з номером N, що розмщена в регистр мкрокоманд РгМк, та форму

ознаки ;

- з Мк чита

ться (N+1)-a мкрокоманда, адреса яко

- ФМк утворю

адресу наступно

Томуа контролер з трьома регстрами потребу

мнмально

Однак, якщо в такт Тк викону

ться мкрокоманда умовного переходу, то ОЧ в тактах Тк+1 Тк+2 змушена реалзувати пусту мкрооперацю NOP; ФМк у такт Тк+1 форму

адресу переходу М, за якою мкрокоманда чита

ться у такт Тк+2, викону

ться ОЧ у такт Тк+3.

Використання двох додаткових тактв призводить до зменшення продуктивност контролера з трьома регстрами при виконанн мкрокоманд мовного переходу. До того ж такий контролер значно складнше мкропрограмувати.

Таким чином, виборов структури контролера повинен передувати ретельний аналз реалзованого алгоритму, оскльки при значному вдсоткова мовних переходв ефективна послдовна структура контролера з одним регстром РгМк, тод як 3-ступнева конве

рна структур контролера з трьома регстрами у випадку природно

У випадку процесора прикладний алгоритм вдображений не в Мк, у оперативнй памТят (ОЗП) як послдовнсть команд. Кожна команда реалзу

ться шляхом виконання вдповдно

У склад процесора видляють керуючу частину та операцйно-адресну, в якй реалзуються вс дÿ з:

) арфметико-логчно

б) збергання промжних результатв

в) формування адрес команд, вихдних даних результатв.

У процесорах низько

У високопродуктивних процесорах функцÿ адресно

Потрбно вдмтити, схемотехнчно та структурно вдрзняються операцйн частини пристро

ОЗП

Шина правлння

Шина адреси

Шина даних

PгK

ДшПА

ФМк

Мк

PгМк

ОЧ АЧ

Процесор

Блок обробки даних

Блоки обробки даних (БОД) можуть вдрзнятися за сво

ю структурою та форматом оброблювальних операндв, реалзувати т чи нш мкропроцесорн секцÿ.

Мкропроцесорн секця

Найпростшою за структурою та функцональними можливостями явля

ться мкропроцесорна 4-розрядна секця КМ180ВС1, за допомогою яко

SH1

1РЗП(0¸3)

RGA

RGB

SH2

RGQ

R S

ALU

F

MUX2

DC

D A B СТ Q

MUX1

УФ

SL1

SR1

A(0¸3)

B(0¸3)

CLK

(0¸3)

DO(3¸0)

__ __

P G

MI(6¸8)

MI(3¸5)

MI(0¸2)

Операця аALU

Управлння приймачем

результату

вибр

операндв

SL2

SR2

4-розрядова ALU викону

а 3а арифметичних 5 логчних операцй над операндами, що надходять на його входи R та S, причому CI - це вхдне перенесення до секцÿ.

Мкрокод	Операця	Мнемонка		Мнемонка	Мкрокод	Операнди
I5	I4	I3		J2	J1	J0	R	S
0	0	0		ADD		AQ	0	0	0	A	Q
0	0	1		SUBR		AB	0	0	1	A	B
0	1	0		SUBS		ZQ	0	1	0	0	Q
0	1	1	RVS	OR		ZB	0	1	1	0	B
1	0	0		AND		ZA	1	0	0	0	A
1	0	1		NOTRS		DA	1	0	1	D	A
1	1	0		EXOR		DQ	1	1	0	D	Q
1	1	1		EXNOR		DZ	1	1	1	D	0

За допомогою мультиплексора МUX1 здйсню

ться вибр джерел операндв, як можуть надходити з зовншньо

Внутршня надоперативна регстрова памТять секцÿ склада

ться з 16 4-розрядових РЗП та 4-розрядового регстра Q. У процес виконання операцÿ вмст будь-яких з РЗП може перевантажуватись до Рг т РгВ, причому номери циха РПа вказуються 4-розрядовими кодами А(0¸3) та В(0¸3). Однак при запису нформацÿ до РНу, номер останнього повинен вказуватись лише кодома В(0¸3).

На вход блоку РЗП розмщений комбнацйний зсувач даних SH1, що забезпечу

завантаження до РЗП, обраного полем В(0¸3), операнда без зсуву або з зсувом праворуч на розряд (у бк старших розрядв). При цьому, з метою сполучення сусднх секцй, використаються двонапрямкова входи-виходи SL1 SR1.

За допомогою регстра Q спрощу

ться реалзаця деяких операцй, наприклад, множення та длення. При цому залуча

ться зсувач SH2, який дозволя

записувати до регстра Q дан з виходу АЛП як безпосередньо, так з зсувом на позицю воруч або праворуч. Виходиа SL2 SR2 зсувача SH2 використовуються при вза

модÿ сусднх секцй.

Управлння завантаженням внутршнх регстрв та виведенням результатв на вихдну шину DO(0¸3) здйсню

ться за допомогою сигналв I6¸I8.

Мкрокод	РЗП	Регстр Q	Вихдна шина DO(0¸3)
I8	I7	I6	Зсув	Завантаження	Зсув	Завантаження
0	0	0	-	-	-	FоQ	F
0	0	1	-	-	-	-	F
0	1	0	-	FоB	-	-	A
0	1	1	-	FоB	-	-	F
1	0	0	праворуч	F/2оB	праворуч	Q/2оB	F
1	0	1	праворуч	F/2оB	-		F
1	1	0	лворуч	2FоB	лворуч	2QоB	F
1	1	1	лворуч	2FоB	-	-	F

На виход ALU розмщений селектор вихдних даних MUX2, який може передавати на вихдну шину DO(0¸3) не тльки результат поточно

ALU форму

також зовншн вихдн сигнали, як у той чи ншй спосб використовуються при по

днанн секцй мж собою :

ата а- сигнали породження та транспортування перенесення в межах дано

CO- вихдне перенесення з дано

N (знак) та V (переповнення) мають значення лише для старшо

аZ- форму

ться на виход схеми з вдкритим колектором, що дозволя

а пдключити виходи Z всх секцй через резистор до джерела живлення +В; тод при нульовому результат ма

мо Z=1, при ненульовому Z=0.

Значення сигналв N,V,Z,CO можуть бути проналзован при виконанн команд мкрокоманд мовно

Розглянемо приклади виконання деяких операцй процесорною секцúю.

Операця пересилання операнда з одного РЗП до ншого може здйснюватись за допомогою вдмнних мкропрограм.

Однак сутт

во те, що операнд необхдно прочитати з регстра-джерела, потм передати через ALU та SH1, лише нарешт завантажити до регстра-приймача.

Адресу регстра-джерел вказу

код А, номер регстра приймача зада

ться полем В(0¸3).

Оскльки операця пересилання однооперандова, то для завдання операндв необхдно використовувати код ZA: (J2J1J0)=(100), коли на вхд R ALU пода

ться нульовий операнд, на вхд S - операнд з РЗП, який зада

ться полем А(0¸3).

З метою запису до регстра-приймача, окрм його номера на входах В(0¸3), необхдно також вказати код (I8I7I6)=(010) або 011, який забезпечу

завантаження FоB.

При цьому ALU може реалзувати рзн операцÿ :

- додавання при (I5I4I3)= та CI=0

- вднмання при (I5I4I3)=001та CI=1

- логчне

при (I5I4I3)=101, коли нверту

ться нульовий R

- дизТюнкцÿ при (I5I4I3)=011

- додавання за модулем 2 при (I5I4I3)=110

Псля виконання будь-яко

Операця	Мкропрограма	Приймач Результат	Операця ALU	Перенесення G	Вибр операнд	дресн коди
I8	I7	I6	I5	I4	I3	I2	I1	I0	A	B
Додавання	(R0)+Dо((R1)	0	1	X	0	0	0	0	1	0	1		1
(R1)+(R2)о(R1)	0	1	X	0	0	0	0	0	0	1	0010	1
(R3)+(Q)о(R4)	0	1	X	0	0	0	0	0	0	0	0011	0100
Вднмання	(Q)-(D)о(Q)	0	0	0	0	0	1	1	1	1	0
(R5)-(R6) о(Q)	0	0	0	0	1	0	1	0	0	1	0101	0110
(Q)-(R7)о(R8)	0	1	X	0	0	1	1	0	0	0	0	1
нкремент	(R9)+1о(R9)	0	1	X	0	0	0	1	0	1	1		1001
(Q)+1о(Q)	0	0	0	0	0	0	1	0	1	0
Декремент	(R10)-1о(R10)	0	1	0	0	0	1	0	1	0	0	1010	1010
(Q)-1о(Q)	0	0	0	0	0	1	0	0	1	0
нвертуван-ня		0	1	Х	1	1	1	Х	0	1	1		1011
	0	0	0	1	1	1	Х	0	1	0

Схема правлння станами та зсувами

СУЗС:

- здйсню

запамТятовування ознак результата,що форму

ться АЛП (його станв),

- управля

сигналом вхдного перенесення,

- реалзу

32 типи зсувв (арифметичних, логчних, циклчних) над словами звичайно

До складу СУЗС входять дв 4-розрядових регстри стану, N та M, котр разои з трьома мультиплексорами та буфером ознак(БО) складають блок збергання та модифкацÿ ознак (БЗМО), також блоки правлння переносами (БУП) зсувами (БУЗ), блок переврки мов (БПУ) пристрй керування (ПК), схема правлння полярнстю (СУП).

MUX

РгN

РгM

MUX

БУП

ПК

СПУ

КУ

БУЗ

БО

СУП

NC NZа NN NOV

MC MZ MN MOV

CEN

I(0¸5)

CI Фа УФ

I(11¸12)

I(6¸12)

SL1

SL2

MC*

IC IN IV

SR1

SR2

OECT

YC,YZ,YN,YOV

OEУ

CEM

__а __ __а

EC,EZ,EN,EOV

CLK

Операцÿ над вмстом регстра N при аможна пдроздлити на три групи:

- порозрядн

- регстров

- завантаження

Порозрядн операцÿ встановлюють у одиницю або скидають у нуль окрем розряди регстра N( дивись таблицю).

Мкрокод	Позначення операцÿ	Для операцÿ
I5	I4	I3	I2	I1	I0
0	0	1	0	0	0	0оNZ	Скид ознаки нуля Z
0	0	1	0	0	1	1оNZ	Установка ознаки нуля Z
0	0	1	0	1	0	0оNC	Скид ознаки перенесення С
0	0	1	0	1	1	1оNC	Установка ознаки перенесення С
0	0	1	1	0	0	0оNN	Скид ознаки знака N
0	0	1	1	0	1	1оNN	Установка ознаки знака N
0	0	1	1	1	0	0оNOV	Скид ознаки переповнення NOV
0	0	1	1	1	1	1оNOV	Установка ознаки переповнення NOV

Регстров операцÿ виконуються над всма розрядами, як одночасно, встановлюються у нуль або одиницю, копюються до регстра М або обмнюються з ним вмстом ( дивись таблицю).

Мкрокод	Позначення операцÿ	Для операцÿ
I5	I4	I3	I2	I1	I0
0	0	0	0	0	0	MоN	Запис вмсту РгM до РгN
0	0	0	0	0	1	1оN	Запис УФ у розряди РгN
0	0	0	0	1	0	MлN	Регстровий обмн
0	0	0	0	1	1	0оN	Запис УФ у розряди РгN

Операцÿ завантаження здйснюють занесення до РгN ознак нуля (IZ), знака (IN), перенесення (IC) та переповнення (IOV) з вдповдних входв К180ВР2, причому запис з нвертуванням ознаки перенесення використову

ться при виконанн команд вднмання чисел, що додан у прямому код, запис з зберганням ознаки переповнення - у раз необхдност продовжувати обчислення псля виконання переповнення.

Мкрокод	Позначення	Операця
I5	I4	I3	I2	I1	I0
0	0	0	1	1	Х	IZоNZ	Запис з збереженням ознаки переповнення
						ICоNC
						INоNN
						IOV v NONоNON
0	1	1	0	0	Х	IZоNZ	Запис з нверсúю ознаки перенесення
1	0	1	0	0	Х
1	1	1	0	0	Х	INоNN
						IOVоNOV
0	0	0	1	0	Х

0	1	0	Х	Х	Х

0	1	1	0	1	Х
0	1	1	1	Х	Х
1	0	0	Х	Х	Х	IZоNZ
						ICоNC	Безпосередн завантаження з входв ознак
1	0	1	0	1	Х	INоNN	Стану
1	0	1	1	Х	Х	IOVоNOV
1	1	0	Х	Х	Х

1	1	1	0	1	Х
1	1	1	1	Х	Х

Операцÿ над вмстом регстра М виконуються при а бувають двох типв:

- регстров

- завантаження

причому здйснюються тльки над розрядами, обраними за допомогою вдповдних сигналв дозволу:

адля MZ

адля MN

адля MC

адля MOV

Приа регстрових операцях призводиться завантаження з двонапрямковиха виводв YZ, YN,YC,YOV чи з виходв регстра N.

Мкрокод	Позначення операцÿ	Для операцÿ
I5	I4	I3	I2	I1	I0
0	0	0	0	0	0	YоM	Запис з входв Y
0	0	0	0	0	1	ФоN	Запис УФ до РгМ
0	0	0	0	1	0	MлN	Регстровий обмн
0	0	0	0	1	1	ФоN	Запис УФ до РгМ
0	0	0	1	0	1		нвертування вмсту РгМ

Операцÿ завантаження аналогчн однойменим операцям для РгN.

Мкрокод	Позначення	Операця
I5	I4	I3	I2	I1	I0
0	0	0	1	0	0	IZоMZ	Запис для виконання зсуву з використанням ознаки переповнення
						INоMN
						MOVоMC
						MCоMOV
0	0	1	0	0	Х	IZоMZ	Запис з нвертуванням ознаки перенесення
0	1	1	0	0	Х
1	0	1	0	0	Х	INоMN
1	1	1	0	0	Х	IOVоMOV
0	0	0	1	1	Х
0	0	1	0	1	Х
0	0	1	1	Х	Х
0	1	0	Х	Х	Х
0	1	1	0	1	Х
0	1	1	1	Х	Х
1	0	0	Х	Х	Х	IZоMZ	Запис безпосередньо з входв ознак стану
1	0	1	0	1	Х	ICоMC
1	0	1	1	Х	Х	INоMN
1	1	1	Х	Х	Х	IOVоMOV
1	1	0	Х	Х	Х
1	1	1	0	1	Х
1	1	1	Х	Х	Х

Управлння двонапрямковою шиною Y вдображено у наступнй таблиц.

Мкрокод	Виходи
	I5	I4	YZ	YC	YN	YOV
1	X	X	Вдключено
0	0	Х	NZ	NC	NN	NOV
0	1	0	MZ	MC	MN	MOV
0	1	1	IZ	IC	IN	IOV

Якщо на входи I0¸I5 подати нульову комбнацю, шина Y явля

ться вхдною незалежно вд значення сигнала дозволуа.

Схема переврки мов (БПУ) склада

ться з схеми переврки мов (СПУ), комутатора мов (КУ) схеми правлння полярнстю (СУП). СПУ форму

8 базових логчних мов над операндами, що визначаються розрядамиа I4 I5 мкрокоманди. В залежност вд комбнацÿа I3 I2 I1 КУ.

Розряди мкрокоманли	Значення сигналу на виход СТ
J3	J2	J1	J0	J5=0 J4=0	J5=0 J4=1	J5=1 J4=0	J5=1 J4=1
0	0	0	0
0	0	0	1
0	0	1	0
0	0	1	1
0	1	0	0	NZ	NZ	MZ	IZ
0	1	0	1
0	1	1	0	NOV	NOV	MOV	IOV
0	1	1	1
1	0	0	0
1	0	0	1
1	0	1	0	NC	NC	MC	IC
1	0	1	1
1	1	0	0
1	1	0	1
1	1	1	0		NN	MN	IN
1	1	1	1

Сигнал з виходу СТ призначений для змну природно

Блок управлння переносами (БУП) обира

у якост сигнала вхдного перенесення секцÿ одне за семи джерел за допомогою 2-розрядно

Завдяки цьому спрощу

ться виконання деяких операцй, наприклад, додавання та вднмання звичайно

- константами 0,1;

- перенесенням попереднього такту з РгN чи його нверсúю;

- поточним перенесенням даного такту

Мкрокод	Виход СО
J12	J11	J5	J3	J2	J1
0	0	0	X	X	X	0
0	1	X	X	X	X	1
1	0	X	X	X	X	CI
1	1	0	0	X	X	NC
1	1	0	X	1	X	NC
1	1	0	X	X	1
1	1	0	1	0	0	MC
1	1	1	0	X	X	MC
1	1	1	X	1	X	MC
1	1	1	X	X	1	MC
1	1	1	1	0	0

Блок правлння зсувами (БУЗ), виходячи з мкрокоманди (J10,J9,J8,J7,J6), реалзу

один з 32-х можливих зсувв, причому у якост вхдних змнних можуть використовуватись сигнали на виводах зсуву та шин

C, IN, IV, IZ. Зсуви дозволен при авс чотири двонапрямков виводи зсуву SL1, SR1, SL2, SR2а СУСЗ знаходяться у високомпедансному стан.

Розряд J10 мкрокоманди визнача

напрямок зсуву, тому вн повинен по

днуватись з входома J7 секцÿ К180ВС1 чи входом J8 секцÿ К180ВС2.

Мкрокод

Тип зсуву

Двонапрямков

виводи

Заван-таження

до МС

J10

SL1

SR1

SL2

SR2

РгB

УФ

РгQ

УФ

РгB

УФ

РгQ

УФ

РгB

УФ

РгQ

SL1

РгB

УФ

РгQ

SL1

РгB

РгQ

SL1

РгB

РгQ

SL1

РгB

УФ

РгQ

SL1

РгB

УФ

РгQ

SL1

SL2

РгQ

РгB

SL1

SL2

SL1

РгQ

РгB

SL2

SL1

РгB

РгQ

SL1

SL2

РгB

РгQ

SL1

РгB

РгQ

SL1

SL2

РгB

РгQ

SL2

SL1

SL2

РгB

INÅIV

РгQ

INÅIV

SL1

РгB

РгQ

SL2

SL1

Z- високомпедансний стан;

У-Ф вдсутнсть завантаження у страш розряди воруч

Мкрокод

Тип зсуву

Двонапрямков

виводи

Заван-таження

до МС

J10

SL1

SR1

SL2

SR2

РгB

РгQ

УФ

SR1

РгB

РгQ

У1 Ф

УФ

SR1

РгB

РгQ

УФ

РгB

РгQ

У1 Ф

УФ

РгB

РгQ

УФ

SR2

SR1

РгB

РгQ

УФ

SR2

SR1

РгB

РгQ

УФ

SR2

РгB

РгQ

УФ

SR2

РгQ

РгB

SR1

SR2

SR1

РгQ

РгB

SR1

РгQ

РгB

SR1

РгB

РгQ

УФ

РгQ

РгB

SR2

SR1

РгQ

РгB

SR2

SR1

РгB

РгQ

SR2

РгQ

A4¸A7

SR2

SR1

Z- високомпедансний стан;

У-Ф вдсутнсть завантаження у страш розряди воруч

СУЗС явля

ться багатофункцональним пристро

м, залучення якого доцльно у процесорах з розвиненою системою команд. У нших випадках вища швидкодя та менший обсяг обладнання завдяки скороченню розрядност мкрокоманди досяга

ться при використанн мкросхем К531 та К1531.

Структура блока обробки даних.

З метою скорочення тривалост циклу секцÿ пдключаються до блока прискореного перенесення К180ВР1, що використову

допомжн сигнали породження G розповсюдженняперенесень, як виробляються секцями.

СУСЗ розмщуються мж найстаршою та наймолодшою секцями, пдключуюсь до ланцюгв зсуву та перенесень, також до виходв ознак найстаршо

Оскльки секцй здатн виконувати лише логчн зсуви та не мають входв завдання власно

- трансформу

логчн зсуви секцÿ в логчн, арифметичн або циклчн зсуви процесораю

- генеру

сигнали вхдного перенесення

- управля

входом розгалужень пристроя мкропрограмного правлння

По каналах А та В на адресн входи процесорних секцй надходять номери регстрв, що вказуються вдповдними полями регстра мкрокоманд, або регстра команд.

Шина правляючих сигналв використову

ться для СУСЗ та процесорними секцями, причому призначення розрядв мкрокоманди вказу

ться в таблиц. Довжина правляючо

16-розрядова шина вхдних даних служить для введення операндв, що розмщен у памТят чи зовншнх пристроях, також у пол констант мкрокоманди.

16-розрядова шина результатв 4-розрядова ашина ознак (перенесення нульового результата, знака результата та переповнення) пдключен до блоку вза

модÿ з зовншньою (по вдношенню до процесора) шиною даних, котра може бути сумсна з шиною адреси.

З метою переривання пдпрограм, коли зберга

ться та вдновлю

ться вмст регстру стану процесора, передбачена можливсть запису нформацÿ до РгМ РгN з вхдно

Поле констант	D0¸D15
Поле управлння СУСЗ К180ВР2	Перенесення	I12,I11
Зсув	I9 ¸I6
Операцÿ	I5 ¸I0
Дозвл	Зсуву
Ознак
Умови
Дозвл запису	у РгМ
у РгN
Ознак до РгМ	Переповнення
Знак
Нуль
Перенесення
Поле управлння секцÿ К180ВС1	Приймач результату	I8 ¸I6
Функця АЛП	I5 ¸I3
Джерело операндв	I2 ¸I0
дреса для каналу А	A3¸A0
дреса для каналу В	B3¸B0
Дозвл виходв

DI ABа DO

SL1 SR1

SL2 SR2

CO CI

P G

SL1 SR1

SL2 SR2

YZ IZ

YN IN

YC IC

YV IV

OEV

OECT

CT I

CO CI

CLK

P3 G3 C3 P2 G2 C2 P1 G1 C2 P0 G0

К180ВР1 CO

DI ABа DO

SL1 SR1

SL2 SR2

P G

DI ABа DO

SL1 SR1

SL2 SR2

P G

DI ABа DO

SL1 SR1

SL2 SR2

P G

Ucc

A,B

DO(0¸15)

DI(0¸15)

MI(18)

CLK1

до RG

до входу

CLK2

управл.

розпол.

Вхдне перенесення з ПЗП

MI(15¸19)

Пристрй мкропрограмного правлння.

Пристрй мкропрограмного правлння (ПМУ) призначений для:

- реалзацÿ операцй правлння, що зустрчаються в мкропрограмах

- формування адреси наступно

Природня адресаця реалзу

ться за допомогою чильника адреси мкрокоманд вмст якого збльшу

ться на одиницю псля виконання чергово

Примусова адресаця здйсню

ться шляхом задавання адреси з залученням:

- вдповдного поля мкрокоманди,

- стека,

- перетворювача кода операцÿ в початкову адресу вдповдно

- нших джерел, зовншнх по вдношенню до ПМУ.

Сторнкова адресаця поляга

в модифкацÿ старших розрядв адреси мкрокоманди за допомогою додаткових апаратних засобв, наприклад, регстра сторнок. Необхднсть у сторнковй адресацÿ виника

в тих випадках, коли розряднсть мкросхеми ПМУ фксована, до того ж, недостатня для адресацÿ потрбного обсягу памТят.

Мк(Аi)

Мк(Аj)

Функцональна адресаця дозволя

змнювати будь-як, тльки не сторнков, розряди адреси.

Вдносна та ндексна адресацÿ не набули широкого застосування у ПМУ.

Найбльшого поширення в алгоритмах мкропрограмного правлння набули так типи операцй правлння.

Безумовний перехд означа

передачу управлння мкрокоманд за адресою Аj зразу псля виконання мкрокоманди, що розмщена за адресою А. Адреса Aj аформу

ться за допомогою одного з вказаних способв адресацÿ.

Мк(А)_

Мк(Аj)_

Мк(Ак)_

Мк(А+1)_

Aк

Ai+1

так

Умовний перехд здйсню

ться за адресою Аj у раз виконання мови при реалзацÿ мкрокоманди за адресою А+1 ата за адресою Ак, якщо вказана мова не викону

ться. У частковому випадку одна за адрес Аj або Ак може бути адресою наступно� мкрокоманди визначатися вмстом чильника мкрокоманд.

Виконання циклв за мовою реалзу

ться з умовного переходу або стека за адресою Aj<Ai або чильника числа повторень.

Мк(А)_

Мк(Ак)_

Мк(Аj)_

Aк

так

PUSH

Мк(Ак)_

Aк

так

POP

R:=N

R=0

так

Мк(Ак)

R:=R-1

CALL Aj

PUSH

Mк(Ai)

Мкропдпрограма

POP

Mк(Ai)

Ai+1

Aк

Безумовний перехд до мкропрограми та повернення з не� реалзу

ться за допомогою стека, в котрому зберга

ться адреса повернення. Аналогчно здйсню

ться вдповдна мова переходу. Приа реалзацÿ рзномантних алгоритмв можуть залучатися вкладен мкропрограми, при виконанн яких адреса повернення завантажу

ться до стека, а перед поверненням прочиту

ться з стека.

Якщо необхдно деклька разв повторити виконання окремо

Таким чином ПМУ повинен забезпечувати вибрку рзних джерел адреси, модифкацю адрес, пдрахування числа циклв, збергання адрес повернення, також змнювати послдовнсть мкрокоманд в залежност вд результату аналзу мов.

Секцйн 4-розрядов мкросхеми К180ВУ1 К180ВУ2 призначен для побудови пристро

- регстр початково

- лчильник мкрокоманд РС з блоком нкремента (INC)

- 4-рвневий стек адрес мкропрограм ST з регстром покажчиком стека (SP);

- вхдна шина адреси DI(3¸0), також мультиплексор MUX, блоки схем I(&) та АБО(1).

РгА

DI RG ST PC

MUX

(4X4)

РC

INC

DR(3¸0)

DI(3¸0)

CLK

OR(3¸0)

PUP

MIA(3¸0)

CI CO

Мультиплексор обира

одне з 4-х джерел адреси у вдповдност з комбнацями на входах S0,S1,як вдображуються в таблиц.

S1	S0	Джерело адреси
0	0	Лчильник мкрокоманд (РС)
0	1	Регстр адреси (РгА)
1	0	Стек
1	1	Вхдна шина (DI)

дреса на виход мультиплексора MUX може бути модифкована за допомогою маски, що пода

ться на входи OR(3¸0): будь-який розряд адреси можна встановити в УФ шляхом подач УФ на вдповдну ню маски.

На виходах мкросхеми MIA(3¸0) можна отримати нульв адресу при ата бо високомпедансний стан при а мкропрограм з поверненням на нульову адресу, у другому - мкросхема вдключа

ться вд зовншньо

4-розрядовий регстр адреси РгА запамТятову

дан, що надходять по шин DR(3¸0), за додаьнм фронтом тактового мпульсу при

Лчильник мкрокоманд склада

ться з регстра-лчильника мкрокоманд (РС) то комбнацйно

При цьому адреса звиходу INC запису

ться до РС за додатнм фронтом синхромпульсв.

При нарощуванн розрядност СУАМ вихдний ланцюг перенесення СО пдключа

ться до вхдного ланцюга перенесення С

наступно

У такий спосб, на початку кожного такту, до РС заноситься адреса, збльшена на одиницю в порвнянн з значенням адреси у попередньому тактов, якщо вдсутн мовн та безумовн переходи.

СУАМn

CO CI

СУАМn-1

CO CI

СУАМ1

CO CI

УФ

4n-розрядова

дреса

Стек мстить накопичувач з чотирьох 4-розрядовиз регстрв та 2-розрядовий покажчик стека, який адресу

1 з 4 регистрв. При адозволений доступ до стека, вмст якого можна прочитувати ( при PUP=0) та змнювати шляхом завантаження (при PUP=1) адреси мкрокоманди до РС.

Вдсутн засоби контролю, що виключають можливсть переповнення стека. Не передбачене збльшення глибини стека.

Стек використову

ться при звертаннях до мкропдпрограм, початкова адреса яких вида

ться на виходи MIA(3¸0) з РгА або з шини DI. Стек при цьому встановлю

ться в режим завантаження, при переходов до наступного такту у верхвку стека запису

ться вмст (РС) - адреса чергово

Псля завершення мкропрограми з стека зчиту

ться адреса чергово

Приклад функцонування СУАМ у склад контролера типу

при звертанн до мкропдпрограми та поверненн.

У такт Т1 викону

ться мкрокоманда

(J), прочитана з Мк за адресою J. В якост джерела наступно

У такт Т2 мкрокоманда I(J+1) знаходиться в РгМк, х Мк за адресою J+2 апрочиту

ться мкрокоманда I(J+2) звертання до мкропдпрограми.

Такти	Т1	Т2	Т3	Т4	Тn	Тn+1	Тn+2
Мкрокоманда та ? адреса	I(J)	I(J+1)	I(J+2)	I(A)	I(K)	I(K+1)	I(J+3)
Джерело наступно дреси	(РС)	(РС)	(РгМк)	(РС)	(РС)	(ST)	(РС)
Лчильник мкрокоманд (РС)	J+1	J+2	J+3	A+1	K+1	K+2	J+4
Зовншн джерело дреси	Х	Х		Х	Х	Х	Х
дреса наступно мкрокоманди	J+1	J+2		A+1	K+1	J+3	J+4
Виходи памТят мкрокоманд	I(J+1)	I(J+2)	I(A)	I(A+1)	I(K+1)	I(J+3)	I(J+4)
Управлння стеком
С	a	a	a	J+3	J+3	J+3	a
Т	b	b	b	a	a	a	b
Е	c	c	c	b	b	b	c
К	d	d	d	c	c	c	J+3

У такт Т2 в якост джерела адреси використову

ться адресове поле з РгМк, в якому вказана адреса першо

У тактах Т4¸ Тn+1 викону

ться мкропдпрограма.

У такт Тn p Мк прочиту

ться мкрокоманда повернення з мкропдпрограми, що реалзу

ться в Тn+1 . При цьому з стека вивантажу

ться адреса повернення J+3, за якою прочиту

ться з Мк мкрокоманда I(J+3).

З такту такту Тn+2а продовжу

ться перервана мкропрограма.

Мкросхема КР180ВУ2 вдрязня

ться вд КР180ВУ1 тим, що не використову

шину маски OR(3¸0), шини DI(0¸3) DR(0¸3) по

днан мж собою ; в результат залуча

ться корпус з 20-ма виводами, не з 28-ма.

Оскльки СУАМ КМ180ВУ1 та КМ180ВУ2 не мають засобв аналзу мов реалзацÿ мовних переходв, використову

ться контролер послдовност мкрокоманд (КПМ) КМ180ВУ1, що реалзу

16 операцй управлння послдовнстю мкрокоманд.

КПМ уявля

собою ПЗП мсткстю 32 8-розрядних слова.

ШИН ДАНИХ

РгB

РгК

ФП

лчильник циклу

D T (ЛЦ)

умов

ВУ1

S0, S1,FE,PUP

СО CI

ВУ1

S0, S1,FE,PUP

ВУ1

S0, S1,FE,PUP

СО CI

ПЗП

мкрокоманд

Т РгМК

ВУ3

0¸

умови

ША

Управляюч

сигнали

Опо

ДРЕСА

A8¸A11

A4¸A7

нст- рукця	Мкрокод	Виконувана операця	Умова TST	Виходи правлння
I3	I2	I1	I0	Джерело наступно дреси	Стек	Лчильник
JZ	0	0	0	0	Перехд до нульово	Х	DI	Зберг.	Скид	1	0
CJS	0	0	0	1	Умовний перехд до мкропрограми	0	PC	Зберг.	Зберг.	1	0
1	DI	Заван.	Зберг.	1	0
JMAP	0	0	1	0	Перехд до адреси з перетворенням початково	Х	DI	Зберг.	Зберг.	0	1
CJP	0	0	1	1	Умовний перехд до адреси з РгМК	0	PC	Зберг.	Зберг.	1	0
1	DI	Зберг.	Зберг.	1	0
PUSH	0	1	0	0	Завантаження (РС) до стека	0	PC	Заван.	Зберг.	1	0
1	PG	Заван.	Заван.	1	0
JSRP	0	1	0	1	Умовний перехд до одн㺿 з 2-х мкропдпрограм	0	РгА	Заван.	Зберг.	1	0
1	DI	Заван.	Зберг.	1	0
CJV	0	1	1	0	Умовний перехд до адреси задано	0	PC	Зберг.	Зберг.	1	1
1	DI	Зберг.	Зберг.	1	1
JRP	0	1	1	1	Перехд за адре-сою мовно виби-ра ма РгМК/РгА	0	РгА	Зберг.	Зберг.	1	0
1	DI	Зберг.	Зберг.	1	0
RFCT	1	0	0	0	Повторити цикл, якщо (ЛЦ)¹0	0	Стек	Зберг.	Зберг.	1	0
1	PC	Вишт.	Зберг.	1	0
RPCT	1	0	0	1	Повторити адресу з РгМК, якщо (ЛЦ)¹0	0	DI	Зберг.	Зменш.	1	0
1	PC	Зберг.	Зберг.	1	0
CRTN	1	0	1	0	Умовне повернення з мкропдпрограми	0	PC	Зберг.	Зберг.	1	0
1	Стек	Вишт.	Зберг.	1	0
CJPP	1	0	1	1	Умовний перехд до адреси з РгМК виштов. Стека	0	PC	Зберг.	Зберг.	1	0
1	DI	Вишт.	Зберг.	1	0
LDCT	1	1	0	0	Завант.лчильника перехд до чергов. МК	Х	РС	Зберг.	Заван.	1	0
LOOP	1	1	0	1	Контроль кнця циклу	0	Стек	Зберг.	Зберг.	1	0
1	PC	Вишт.	Зберг.	1	0
CONT	1	1	1	0	Продовжити	Х	PC	Зберг.	Зберг.	1	0
JP	1	1	1	1	Безумовний пере-хд до адреси з РгМК	Х	DI	Зберг.	Зберг.	1	0

Вхдними сигналами являються аналзована мова TEST 4-розрядовий код виконувано

- функцями стека (FE,PUP)

- вибором джерела адреси за допомогою мультиплексора (S0,S1)

- вибором зовншнього джерела адреси (,)

- функцонуванням лчильника циклв ()

Розглянемо роботу пристрою мкропрограмного управлння виконаного з залученням 3-х мкросхем СУАМ КМ180ВУ1, КПМ КМ180ВУ3, регстрв, чильника, ПЗП мкрокоманд, мультиплексора тощо, котрий забезпечу

можливсть звертання до памТят обсягом К слова.

Прочитана з ОЗП команда запамТятову

ться в регстр команд (РгК). Код операцÿ (Оп.) ц㺿 команди перетворю

ться формувачем початково

По вдношенню до В

С КМ180ВУ1 одним з зовншнх джерел адреси явля

ться формувач початково

У якост другого зовншнього джерела адреси використову

ться адресне поле регстра мкрокоманд (РгМК), котрий ма

вдповдн виходи з трьома станами, тому для реалзацÿ РгМК доцльно використовувати 4-розрядов регстри КМ180ИР1, Пдключення вдповдних виходва РгМК до шини адреси (ША) здйсню

ться при ана вход дозволу виходв, котрий по

дну

ться з виходом амкросхеми КПМ, тобто при

Вибр конкретно

Сигнали азабезпечують правлння функцонуванням чильника циклв (ЛЦ). Так, при дозволя

ться завантаження константи D з ПЗП МК, при адозволя

ться чення мпульсв, що надходять на вхд Т. Розряднсть ЛЦ звичайно не перевищу

розрядност оброблюваних даних.

нвертор мов Н

дозволя

реалзувати аналз альтернативних мов. Для правлння нвертором достатньо одного розряда, а сам вн може бути реалзований за допомогою суматора за модулем 2.

Призначення розрядв адресно

Поле

наступно

дреси

Поле

управлння

КПМ

КМ180ВУ3

Управлння

знаком

умови

Поле

управлння

MS вибору

Кода мови

Поле правлння СУАМ КМ180ВУ1

Дозвл

виходв

Дозвл

запису

Розряди

маски

Вихдне

перене-сення

0¸А11

0¸

NOT

S0 , S1

OR0¸OR3

Якщо потрбно забезпечити адресацю памТят до К слв достатньо мати 16 типових нструкцй для правлння послдовнстю мкрокоманд, доцльно використовувати 12-розрядну В

С правлння послдовнстю мкрокоманда К180ВУ4, яка викону

функцÿ мкросхем КПМ та СУАМ, але з певними особливостями.

Обробка переривань

КМ180ВН1 мкросхема 8-рвневого векторного переривання, причому кльксть рвнв може бути збльшена завдяки використанню схеми розширювача векторного переривання КМ180ВР3.

Мкрокод	Опис
0	0	0	0	Загальний скид
0	0	0	1	Скид регстра переривань
0	0	1	0	Скид регстра переривань сигналами з шини маски
0	0	1	1	Скид регстра переривань пд правлнням регстра маски
0	1	0	0	Скид регстра переривань за останнм прочитаним вектором
0	1	0	1	Читання вектора
0	1	1	0	Читання регстра стану
0	1	1	1	Читання регстра маски
1	0	0	0	Установка регстра маски
1	0	0	1	Завантаження регстра стану
1	0	1	0	Порозрядний скид регстра маски
1	0	1	1	Порозрядне встановлення регстра маски
1	1	0	0	Скид регстра маски
1	1	0	1	Заборона запитв переривання
1	1	1	0	Завантаження регстра маски
1	1	1	1	Дозвл запитв переривання

КМ180ВН1 викону

16 команд, як задаються 4-розрядовим кодом на входах

Запити переривань, що надходять на входи INR0¸INR7 фксуються вдТ

мн фронти сигналв запита. Якщо СОМО=1, наявнсть запитв визнача

ться низьким рвнем напруги на входах. Вс команди виконуються лише при

EINS

INS0

INS3

INR0

INR7

COMO

CRO

EWRSA

DEINR

КМ

1804

ВН1

VEC0

VEC2

SA0

SA2

MK0

MK7

RQINR

ФА

ОЕ

Вектор

Дозвл

Мкрокоманда

Переривання

правлння

режимом

Тактовий сигнал

Вхдне перенесення

Дозвл запису

Заборона

переривань

Дозвл роботи

Стан (Д8¸Д10)

Маска (Д0¸Д7)

Запит переривання

Переповнення

До MS

умов

ШД

(Д0¸Д15)

Двонапрямков виводи МК0¸МК7 використовуються для читання й записуа маски з.до внутршнього регстра маски, котрий можна обнулити або встановити в УФ.

Двонапрямков виводи SA0¸SA7 авикористовуються для читання й завантаження регстра стану, котрий визнача

найнижчий проритет, для якого дозволен переривання, При виконанн команди ЧИТАННЯ ВЕКТОРА останнй вида

ться на VEC0¸VEC2, у регстр стану фксу

ться нкримноване значення вектора переривання. Таким чином забороняються переривання з проритетом, меншим чи рвним проритету оброблюваного запита.

Вектор переривань використову

ться для скидання вдповдного розряду регстра переривань.

Схема адресно

Чотирьох розрядна секця адресно

Структурна схема САО наведена на малюнку. В нй можна видлити пТять основних блокв: суматор, допомжний регстр, стек, програмний чильник, дешифратор нструкцй.

Повний суматор форму

суму операндв, як потрапляють на його входи А та В з рахуванням значення сигналу на вход перенесення С0. Мультиплексор MUX A, який сто

Мультиплексор MUXа B дозволя

вибирати вмст допомжного регстру R, вмт вершини стека S, вмст програмного чильника РС або УФ, як операнд В. При нарощуванн САО ма

ться можливсть органзацÿ, як послдовного, так прискореного перенесення. Послдовне перенесення органзу

ться шляхома зТ

днання входа перенесення у суматор С0 кожно

Програмний лчильник склада

ться з регстра який ма

нкрементор на вход, та мультиплексора MUX PC. Регстр чильника команд Цце 4-розрядний регстр, побудований на D-тригерах, як спрацьовують по фронту тактового сигналу С.

нформаця з нього завантажу

ться з виходу нкременторв в кнц виконання кожно

Стек склада

ться з покажчика стека, памТят стека обТ

мом смнадцять 4-розярядних слв мультиплексора. Покажчик стека завжди адресу

останн

слово, записане в стек - вершина стека S. При занесенн в стек (PUSH) вдбува

ться збльшення на 1 покажчика стека, потм запис у стек. Псля смнадцятого занесення в стек на виход азТявля

ться нульовий логчний рвень, який сигналзу

, що стек повен. Псля виштовхування з стека останнього слова на виход азТявля

ться нульовий логчний рвень, який сигналзу

, що стек пустий.

Дешифратор нструкцÿ (ДШ

) виробля

необхдн внутршн правляюч сигнали пд дúю вхдних сигналв нструкцй

0, сигнала мови (IEN). Для мовних нструкцй при абайдуже.

Якщо а блоку

ться, а регстр R керу

ться сигналом на вход дозволення анезалежно вд нструкцÿ

0. При 4-

0.Необхдно вдмтити що значення сигналу ане вплива

на значення сигналв на виходах Y3-Y0.

I4-I0

MUX R

Регстр

MUX A

MUX B

A аB

Суматор

Покажчик

стека

Вихд

Вхд

Стек

MUX S

Регстр

РС

нкре-ментор

MUX РС

Дешифратор

нструкцй

(ДШ

)

D3-D0

Вд ДШ

Y3-Y0

УФ

Доданок.

Завдання до курсового проекту по дисциплн Теоря та проектування ЕОМФ

У курсовому проект необхдно розробити ЕОМ, до складу котро

Приклад

Номер залково

(860457)10=(D2129)16 129 - 3 останн цифри

1	2	3	4	В1	В2	В3	В4	С1	С2	С3	С4
0	0	0	1	0	0	1	0	1	0	0	1
1	2	9

Тод для детального опрацювання слд обрати команди аMR та MH,т.к. ВВСССС4=101001

Детальне опрацювання команди зумовлю

складання алгоритму виконання команди у точнй вдповдност з ? реалзацúю в кС ЕОМ и складання по ньому мкропрограми(МП) виконання команди як у символьнй, так у цифровй форм з вказанням ячйока ПЗП, у котрих розмщенн окрем мкрокоманди . При проектуванн мкропрограмного пристрою правлння вважати, ща с команди за складнстю реалзацÿ рвноцнн,

Данн для виконання курсового проекту визначаються по наступним таблицям.

Елемент	Таблиця
Команди для детального опрацювання	1.1
Номер секцоновано	1.2
Довжин n ячейки ОП й розряднсть процесора	1.3
МС на основ котрих побудован памТять мкропрограмм (ПЗП) ОЗП	1.4 1.5
кмнсть ОП	1.6
Кльксть активних зовншнх пристро	1.7

Розроблювальна ЕОМ повинна мстити мнмально необхдний склад обладнання (процесор, мкропрограмний ПУ, ПЗП, ОЗП, блок переривань, через котрий при

днуються ЗП) .

Для остаточного варанта ЕМа повинн бути визначен:

Час виконання заданого варанта команди
Споживана потужнсть
Перод тактових сигналв

Курсовий проект оформлю

ться згдно с дючими державними стандартами й повинен складатись з пояснювально

Таблиця 1.1

ВВС1	ССС4
	001	010	011	100	101	110
	AW	SE	DE	SW	AR	MDR	SLR	SVR
HDR	SDR	DDR	SWR	SH	MD	AL	SW
001	ALR	CVB	AE	SD	DD	SW	SLDA	MER
SLDL	DP	HER	SER	DER	SVR	S	MER
010	AVR	SLR	DR	CVD	A	M	AL	AR
AW	SLR	SRDA	MP	AR	MR	ALR	AH
011	SDR	SLDA	ALR	SR	AR	ME	AW	SLA
SD	D	SLL	SLDA	SRDL	MRD	AWR	AV
100	SER	DDR	AP	MR	CVD	AW	MD	AE
SE	DD	CVB	SRA	AP	AER	MER	AVR
101	AER	MR	DER	ALR	AR	CVB	SE	S
AD	MH	DE	SL	SLA	SP	HER	SR
110	D	SL	AER	SRDA	SP	SWR	AWR	AR
DR	SLR	AE	M	CVD	SW	AD	MH
	HER	SR	SR	CVB	SV	SH	SLA	SLDL
DE	SL	SLA	SP	HER	HER	DR	SLR

Таблиця 1.2 Таблиця 1.4 Таблиця 1.6 Таблиця 1.7

2	4		ВСС3	ОЗУ		А4	ОП,байт		В3	Число ВУ
0	1		13РУ5	00	256	00	7
0	1802	1804	001	13РУ6	01	6К	01	15
1	1804	1802	010	54РУ1	10	12К	10	31
	011	54РУ2	11	25К	11	63
Таблиця 1.3		100	56РУ3
AА4	N		101	56РУ4
00	8	110	56РУ5
01	16		53РУ2
10	32
11	64

Blog

Читайте данную работу прямо на сайте или скачайте

Цифровые вычислительные машины

4. Схема правлння станами та зсувами

Мк

ОЧ

PrС

Мк

ОЧ

Мк

ОЧ

РгС

ОЗП

PгK

ФМк

Мк

Блок обробки даних

Мкропроцесорн секця

SH1

RGB

RGQ

R S

F

DC

D A B СТ Q

Схема правлння станами та зсувами

MUX

MUX

MUX

БУП

БО

СУП