Читайте данную работу прямо на сайте или скачайте

Скачайте в формате документа WORD


80286 процессор

а  3╔══════════╗

аа  3║ ВВЕДЕНИЕ ║

а  3╚══════════╝

Успехи новойа технологии привели к широкому распространению

персональных компьютеров,а позволяющих решать задачи,а требующие

весьма больших вычислений.а Типичным и наиболее распространенным

представителем такиха мощныха "персоналок"а являетсяаа компьютер

PC/AT производства фирмы IBM. Этот компьютер разработан на осно-

ве процессора 80286 фирмы INTEL,а представляющего сейчас один из

наиболее мощныха шестнадцатиразрядных микропроцессоров,а хотя за

последнее время появились более производительныеа процессоры,а и

80286 был снят с производства в ведущих странах.а Но стоит оста-

новиться на рассмотрении этого процессора и построенныха н его

основеа системах,а т.к.а н их примере нагляднее всего получить

представление о новом классе машин - серии AT.

В данной работе рассмотрены основные данные и сравнительные

характеристики на примере самой ранней моделе компьютера- на от-

дельных логических ИМС и некоторых БИС, без применения микросхем

сверхвысокой степени интеграции и специальных ПЛИС и ПЛМ, на ос-

нове которых создаются компьютеры сегодня. Рассматривается цент-

ральный процессор с самой низкой тактовой частотой для 80286 чи-

пов- 6 Мгц.

.

- 2 -

 3╔═══════════════════════════════════╗

а  3║ ФУНКЦИОНИРОВАНИЕ МИКРОКОМПЬЮТЕРОВ ║

а  3║а С ШИННОЙ ОРГАНИЗАЦИЕЙа ║

а аа 3╚═══════════════════════════════════╝

Шины микрокомпьютер образует группа линий передачи сигна-

ов с адресной информацией,а данных,а а также управляющих сигна-

ов. Фактическиа ее можно разделить на три части: адресную шину,

шину данных и шину управляющих сигналов.

Уровни этиха сигналова ва данныйа момент времени определяют

состояние системы в этот момент.

На рис.а 1 изображены синхрогенератор 82284, микропроцессор

80286 и шинный контроллер 82288.а Кроме того, показаны три шины:

адреса, данных и управляющих сигналов.

Синхрогенератор генерирует тактовый сигнал CLK дляа синхро-

низации внутреннего функционирования процессора и других микрос-

хем. Сигнал RESET производит сброс процессора в начальное состо-

яние. Это состояние показано на рисунке упрощенно. Сигнал -READY

также формируется с помощьюа синхрогенератора.а Она предназначен

для удлиненияа циклов при работе с медленными периферийными уст-

ройствами.

На адреснуюа шину,а состоящуюа из 24 линий,а микропроцессор

выставляет адрес байта или слова,а который будет пересылаться по

шине данных в процессор или из него. Кроме того, шина адреса ис-

пользуется микропроцессором дляа указанияа адресова периферийных

портов, с которыми производится обмен данными.

Шина данных состоит из 16 линий.а по которым возможна пере-

дача как отдельных байтов. так и двухбайтовых слов. При пересыл-

ке байтов возможна передача и по старшим 8 линиям, и по младшим.

Шина данных двунаправленна, так как передача байтов и слов может

производится как в микропроцессор, так и из него.

Шина управления формируется сигналами,а поступающими непос-

редственно от микропроцессора, сигналами от шинного контроллера,

а также сигналами, идущими к микропроцессору от других микросхем

и периферийных адаптеров.

Микропроцессор используета шинный контроллер для формирова-

ния управляющих сигналов,а определяющих перенос данных поа шине.

Он выставляет три сигнала -SO,а -SI,а M/-IO,а которые определяют

тип цикла шины (подтверждение прерывания, чтение порта ввода/вы-

вода,а останов,а чтение памяти,а запись в память).а На основании

значений этих сигналов шинный контроллера формируета управляющие

сигналы, контролирующие динамику данного типа шины.

Для того, чтобы понять динамику работы, разберем, каким об-

разома осуществляется процессором чтение слов из оперативной па-

мяти.а Это происходит в течение 4 тактов CLK,а илиа 2а состояний

процессор (т.е.а каждоеа состояниеа процессораа длится 2 такта

синхросигнала CLK).а Во время первого состояния,а обозначаемого,

кака Т 4s 0,а процессор выставляет на адресную шину значение адреса,

по которому будет читаться слово.а Кроме того,а он формируета на

шинеа совместноа с шинным контроллером сооответствующие значения

управляющих сигналов.а Эти сигналы и адрес обрабатываются схемой

управления памятью, в результате чего, начиная с середины второ-

го состояния процессора Т 4c 0 (т.е. в начале четвертого такта CLK),

на шине данных появляется значениеа содержимого соответствующего

слова из оперативной памяти. И наконец, процессор считывает зна-

чениеа этого слова с шины данных.а На этом перенос (копирование)

значения слова из памяти в процессор заканчивается.


- 3 -

Таким образом,а если частота кварцевого генератора, опреде-

яющая частоту CLK,а равна 20 МГц,а тоа максимальнаяа пропускная

способность шиныа данныха равна (20/4) миллионов слов в секунду,

или 10 В/сек. Реальная пропускная способность существенно ниже.

а аа 3╔═══════════════════════════════════╗

а  3║ ОРГАНИЗАЦИЯ СИСТЕМЫ ШИН L,X,S и M ║

а  3║а В КОМПЬЮТЕРЕ PC/AT ║

 3╚═══════════════════════════════════╝

На самом деле,а в реальном компьютере имеетсяа неа одна,а а

несколько шин (рис.а 2).а Основных шин всего три, а обозначаются

они как L- шина,а S- шина, X- шина. Нами ране рассматривалась L-

шина. Можно ввести понятие удаленности шины от процессора,а счи-

тая, что чем больше буферов отделяют шину, тем она более удалена

от процессора.

Основной шиной, связывающей компьютер в единое целое, явля-

ется S-а шина.а Именноа он выведена на 8 специальных разъемов-

слотов. Эти слоты хорошо видны на системной плате компьютера.а В

них стоят платы периферийных адаптеров.

Линии адреса, идущие от микропроцессора, образуют так назы-

ваемую L-а шину.а Дляа передачиа этого адреса на S- шину имеются

специальные буферные регистры- защелки. Эти регистры- защелки не

только передают адрес с L- шины на S- шину, но так же разъединя-

ют их в случаеа необходимости.а Такаяа необходимостьа возникает,

например, когд осуществляетсяа прямой доступ к памяти.а В ютом

случае на S- шину выставляют контроллер прямого доступа 8237Аа и

так называемыеа страничныеа регистры.а Они подключены к X- шине,

которая так же через буферные регистры соединена с системнойа S-

шиной. Таким образом,а наличие трех шин позволяет выставлять ад-

реса на системную шину различным микросхемам.

Все микросхемы на системной плате,а кроме процессора и соп-

роцессора, подключены к X-а шине,а ва которойа имеетсяа адресная

часть (XА- шина),а линия данных (XD- шина) и управляющие сигналы

(XCTRL- шина).а Поэтому они отделены от процессора двумя буфера-

ми: между L- и S- шинами и между S- и X- шинами.

Кроме этих трех шин в компьютере имеется M- шина,а предназ-

наченная дляа отделения системной S- шины от оперативной памяти.

 3╔═══════════════════════════╗

а  3║ РЕГИСТРЫ ПРОЦЕССОРА 80286 ║

 3╚═══════════════════════════╝

Набор регистров процессора 80286 представляет собой строгое

расширение набора регистров 8086,а который имел 14 регистров.а В

процессоре 80286 появились дополнительно еще 5 новыха регистров,

в результате чего их общее число увеличилось до 19.

Далее рассматриваются така называемыеа "видимые"а регистры,

содержимоеа которых можно либо прочитать,а либо изменить прорам-

мным способом.а Отметим, что в процессоре имеются "невидимые ре-

гистры", хранящиеа различнуюа информацию для работы процессора и

ускоряющие его работу.а Регистры представлены на рисунке ("неви-

димые" изображены одинарной линией).

.

- 4 -

аа ╔════╦════╗

AX ║ AH ║ AH ║

а ╠════╬════╣

BX ║ BH ║ BL ║

а а╠════╬════╣

CX ║ CH ║ CL ║

а ╟════╬════╣

DX ║ DH ║ DL ║

а а╚════╩════╝

а ╔═════════╗

а ║ SPа ║

а ╠═════════╣

а║ BPа ║

а ╠═════════╣

а ║ SIа ║

а ╠═════════╣

а ╚═════════╝

а ╔═════════╗

а ║а Fа ║

а ╚═════════╝

а ╔═════════╗

а ║ MSW ║

а ╚═════════╝

╔═════════════════════════════════════╤═════════╗

а аа║а Базовый адрес таблицыа │а GDTR ║

╚═════════════════════════════════════╧═════════╝

╔═════════════════════════════════════╤═════════╗

а ║а Базовый адрес таблицыа │а IDTR ║

а ╚═════════════════════════════════════╧═════════╝

.

- 5 -

Регистры можно объединить в группы по схожестиа выполняемых

ими функций. В первую группу, называемую группой регистров обще-

го назначения, входят регистры AX, BX, CX, DX. Они предназначены

в основнома для хранения данных- шестнадцатибитных слов.а Только

регистры BX и DX могут дополнительно использоватьсяа кака адрес-

ные: регистра BX- как адрес смещения байта или слова в оператив-

ной памяти,а регистр DX- как адрес порта ввода/вывода. При обра-

ботке данныха каждыйа иза этих регистров имеет свои особенности.

Например, регистр AX всегда используется как один из операндов в

команде умножения,а регистр CX используется как счетчик командой

LOOP организации цикла, DX как расширение регистра AX в командах

умножения и деления. Эти регистры можно рассматривать как состо-

ящие из двух однобайтовых регистров каждый:а AX состоит из AHа и

AL, BX- из BH и BL и т.д.

Следующую группу образуют регистрыа SP,а BP,а SI,а DI.а Эта

группа называетсяа группойа адресныха и индексных регистров.а Из

названия видно, что эти регистры могут использоваться в качестве

адресных. Кроме того, их можно использовать в качестве операндов

в инструкциях обработки данных.

Третья группа регистров CS, DS, SS, ES образует группу сег-

ментных регистров.а В процессоре 80286 доступ ка данныма иа коду

программы осуществляется через "окна" размером максимум 64К каж-

дое. Есть окно с программой,а его начало определяетсяа регистром

CS; есть окно с данными,а начало которого определяется регистром

DS. Начало окна со стеком определяется регистром SS,а а дополни-

тельного окна с данными- регистром ES.

В процессоре 80286 появилась возможность размещатьа таблицу

векторов прерыванийа в произвольном месте оперативной памяти,а а

не обязательно в самом начале,а как в процессоре 8086. Для этого

имеется специальный регистр IDTR,а по структуре аналогичный спе-

циальному сорокабитному регистру GDTR (определяющий положениеа и

размер глобальной дескрипторной таблицы,а для определения же ло-

кальной дескрипторной таблицы имеется шестнадцатибитныйа регистр

LDTR). Она определяета начало и размер таблицы векторов прерыва-

ний. Имеются так же специальные команды его чтения и записи.

Регистр IPа служита дляа хранения адреса смещения следующей

исполняемой команды, а регистр F- для хранения флагов.

В процессореа 80286 появился новый регистр MSW,а называемый

словом состояния,а или регистром состояния.а Его значение прежде

всегоа в том,а что,а загружая этот регистр состояния специальным

значением (с битом PE=1),а мы тем самым переключаем режим работы

с обычного на защищеннный.

И наконец,а последний девятнадцатый регистр TRа служита для

организации многозадачной работы процессора в защищенном режиме.

В обычном режиме он просто недоступен.а Этот регистр служита се-

ектором сегмента состояния задачи. Существуют выполняемые толь-

ко в защищеннном режиме команды чтения этого регистра TR и запи-

си в него.

Таким образом,а а процессоре 80286 при сравнении его с 8086

появилось пятьа новыха "видимых" регистров и шесть "невидимых" ,

четыре из которых связаны с регистрами CS, DS, SS, ES. Все новые

регистры служата дляа управления доступом к памяти и организации

многозадачной работы процессора.

.

- 6 -

 3╔════════╗

а  3║ Память ║

а  3╚════════╝

Системная плата предусматривает подключение двух банков па-

мяти,а каждыйа иза которых содержит 128K 18-разрядных слов;а при

этом общий объем памяти составляет 512 кбайт с контролем по чет-

ности.

 3╔════════════════╗

а  3║ Микропроцессор ║

 3╚════════════════╝

Микропроцессор INTEL 80286 предусматривает 24-разрядную ад-

ресацию,а 16-разрядный интерфейс памяти ,а расширенный набор ко-

манд,а функции ПДП и прерываний , аппаратное умножение и деление

чисел с плавающей запятой ,а об'единенное управлениеа памятьюа ,

4-уровневую защиту памяти , виртуальное адресное пространство на

1 гигабайт (1 073 741 824 байта) для каждой задачи и дваа режима

работы :а режим реальной адресации, совместимый с микропроцессо-

ром 8086, и режим защищенной виртуальной адресации.

аа  2┌──────────────────────────┐

 2│ Режим реальной адресации │

аа  2└──────────────────────────┘

В режиме реальной адресации физическая памятьа микропроцес-

сора представляет собой непрерывный массив объемом до одного ме-

гобайта.а Микропроцессор обращается к памяти , генерируя 20-раз-

рядные физические адреса.

20-разрядный адрес сегмента памяти состоит из двуха частей:

старшей 16-разрядной переменной части и младшей 4-разрядной час-

ти,а которая всегда равна нулю. таким образом , адреса сегментов

всегда начинаются с числа, кратного 16.

В режиме реальной адресацииа каждыйа сегмента памятиа имеет

размер 64 Кбайта и может быть считан,а записан или изменен. если

операнды данныха илиа команда попытаютсяа выполнитьа циклический

возврата к концу сегмента ,а может произойти прерывание или воз-

никнуть исключительная ситуация ;а например ,а если младший байт

слова смещен на FFFF,а а старший байт равен 0000.а если в режиме

реальной адресации информация,а содержащаяся в сегменте,а не ис-

пользуета всеа 64 кбайт,а неиспользуемое пространство может быть

предоставлено другому сегменту в целях экономии физической памя-

ти.

а  2┌──────────────┐

аа  2│ Режим защиты │

а  2└──────────────┘

Режим защитыа предусматриваета расширенноеа адресное прост-

ранство физической и виртуальной памяти , механизмы защиты памя-

ти , новые операции по поддержке операционных систем и виртуаль-

ной памяти.

Режим защиты обеспечивает виртуальное адресное пространство

на 1 гигабайт для каждой задачи в физическом адресном пространс-

твеа на 16 Мегабайт.а виртуальное пространство может быть больше

физического , т.к. любое использование адреса , который не расп-

ределена ва физической памяти ,а вызывает возникновение исключи-


- 7 -

тельной ситуации, требующей парезапуска.

Как иа режима реальнойа адресации,а режим защиты использует

32-разрядные указатели,а состоящие из 16-разрядногоа искателяа и

компонентов смещения. искатель, однако , определяет индекс в ре-

зидентной таблице памяти, а не старшие 16 разрядов адреса реаль-

ной памяти. 24-разрядный базовый адрес желаемого сегмента памяти

получают из таблиц памяти.а для получения физическогоа адрес к

базовому адресу сегмента добавляется 16-разрядное смещение. мик-

ропроцессор автоматически обращается к таблицам ,а когд ва ре-

гистра сегмента загружается искатель.а все команды,а выполняющие

загрузку регистра, обращаются к таблицам памяти без дополнитель-

нойа программнойа поддержки.а таблицы памяти содержат 8-байтовые

значения , называемые описателями.

аа  3╔════════════════════════════╗

 3║ Производительность системы ║

аа  3╚════════════════════════════╝

Микропроцессор 80286 работает с частотой 6 Мгц, в результа-

те чего период синхроимпульсов составляет 167 Нс.

Цикл шины требует 3 периода синхроимпульсов ( включаяа один

цикла ожидания);а такима образома достигаетсяа 500-наносекундный

16-разрядный цикл работы микропроцессора. операции передачи дан-

ных по 8-разрядной шине на 8-разрядные устройства занимают 6 пе-

риодов синхроимпульсов (включая 4 цикла ожидания),а в результате

чего достигается 1000-наносекундный цикл работы микропроцессора.

операции передачи данных поа 16-разряднойа шинеа н 8-разрядные

устройств занимаюта 12а периодова синхроимпульсов ( включая 10

циклов ожидания ввода-вывода) ,а в результатеа чегоа достигается

2000-наносекундный цикл работы микропроцессора.

.

- 8 -

 3╔══════════════════════╗

а  3║ Системные прерывания ║

 3╚══════════════════════╝

Микропроцессор немаскируемыха прерыванийа (НМП) 80286 и две

микросхемы контроллера прерываний 8259A обеспечивают 16а уровней

системныха прерываний.а нижеа этиа уровниа приводятсяа в порядке

уменьшения приоритета.

Замечание: как все прерывания, так и любое из них в отдель-

а ности, могут маскироваться (включая НМП микропроцес-

а сора).

а ╔═════════════════╤════════════════════════════════════════╗

а ║а Уровеньа │ Функцияа ║

а ╠═════════════════╪════════════════════════════════════════╣

а ║а Микропроцессор │а Контроль четности или каналов вво-а ║

а ║аа НМП │ да-вывод ║

а ╚═════════════════╧════════════════════════════════════════╝

а ╔══════════════════════════════════════════════════════════╗

а ║а Контроллеры прерыванийа ║

а ╠═══╤═════════╤════════════════════════════════════════════╣

а ║ N │ Уровень │а Функция ║

а ╠═══╪═════════╪════════════════════════════════════════════╣

а ║аа │IRQ 0а │а выход 0 таймера ║

а ║ 1 │IRQ 1а │а клавиатура (выходной буфер полон)аа ║

а ║аа │IRQ 2а │а прерывание от CTRL 2а ║

а ╟───┼─────────┼────────────────────────────────────────────╢

а ║аа │IRQ 8а │а часы реального времениа ║

а ║аа │IRQ 9а │а переадресовка программы к INT 0AH (IRQ 2) ║

а ║аа │IRQ 10 │а резерв ║

а ║аа │IRQ 11 │а резерв ║

а ║ 2 │IRQ 12 │а резерваа ║

а ║аа │IRQ 13 │а сопроцессораа ║

а ║аа │IRQ 14 │а контроллер жесткого диска ║

а ║аа │IRQ 15 │а резерв ║

а ╟───┼─────────┼────────────────────────────────────────────╢

а ║аа │IRQ 3а │а последовательный порт 2 ║

а ║аа │IRQ 4а │а последовательный порт 1 ║

а ║ 1 │IRQ 5а │а параллельный порт 2а ║

а ║аа │IRQ 6а │а контроллер накопителя на ГМДа ║

а ║аа │IRQ 7а │а параллельный порт 1аа ║

а ╚═══╧═════════╧════════════════════════════════════════════╝

.

- 9 -

 3╔═══════════════════════════════════════╗

а  3║ Описание сигналов канала ввода-вывода ║

 3╚═══════════════════════════════════════╝

Ниже приводится описание сигналов канала ввода-вывод сис-

темной платы.а все сигнальные линииа ТТЛ-а совместимы.а адаптеры

ввода-вывода должны рассчитываться максимально на две маломощных

нагрузки ТТЛШ на одну линию.

аа  2┌─────────────────────────────────┐

 2│ Сигналы SA0 - SA19 (ввод-вывод) │

аа  2└─────────────────────────────────┘

Адресные разряды 0 - 19 используются для адресации к памяти

и устройствам ввода - вывода внутри системы. эти 20 адресных ли-

ний,а вместе с линиями LA17 - LA23 , обеспечивают доступ к 16 Мб

памяти. SA0 - SA19 выводятся в системную шину, когда 'BALE' име-

ета высокий уровень ,а и защелкивается по заднему фронту 'BALE'.

эти сигналы генерируются микропроцессором или контроллерома пдп.

ими могут также управлять другие микропроцессоры или контроллеры

ПДП, находящиеся на канале ввода-вывода.

аа  2┌──────────────────────────────────┐

 2│ Сигналы LA17 - LA23 (ввод-вывод) │

 2└──────────────────────────────────┘

Эти сигналы (незащелкнутые) используютсяа дляа адресацииа к

памяти и устройствам ввода-вывода внутри системы,а они обеспечи-

вают доступа к 16 Мб памяти.а Эти сигналы истинны,а когда 'BALE'

имеет высокий уровень.а LA17 - LA23 неа защелкиваютсяа воа время

циклов микропроцессора и поэтому не сохраняют истинность в тече-

ние всего цикла.а Целью этих адресных линийа являетсяа генерация

сигналов выбора памяти для циклов памяти с одним состоянием ожи-

дания.а эти сигналы выбора должны защелкиваться адаптерами ввода

-а вывода по заднему фронту 'BALE'.а Этими сигналами могут также

управлять другие микропроцессоры или контроллеры ПДП , находящи-

еся на канале ввода-вывода.

аа  2┌────────┐

 2│ CLK(O) │

 2└────────┘

Это сигнал синхронизации системы с частотой 6 Мгц, он расс-

читан на цикл микропроцессора длительностью 167 Нс. Рабочий цикл

составляет 50% этого сигнала. Сигнал должен использоваться толь-

ко для целей синхронизации.а он не предназначен для тех случаев,

когда требуется постоянная частота.

аа  2┌──────────────┐

 2│ RESET DRV(O) │

аа  2└──────────────┘

'RESET DRIVE' используется дляа очисткиа илиа инициализации

огическиха схема системыа при включении питания или при падении

напряжения на линии. этот сигнал активен при высоком уровне.

.

- 10 -

аа  2┌────────────────────────┐

 2│ SD0 - SD15 (ввод-вывод)│

аа  2└────────────────────────┘

Эти сигналы обеспечивают установку разрядов 0 - 15 для мик-

ропроцессора, памяти и устройств ввода-вывода. D0 является млад-

шим разрядом ,а а D15 - старшим.а Все 8-разрядные устройств на

канале ввода-вывода должны использовать для связи с микропроцес-

сором разряды D0 - D7. 16-разрядные устройства используют разря-

ды D0 - D15.а для поддержки 8-разрядных устройств данные с линий

D8 - D15 будут выводиться на линииа D0а -а D7а воа времяа циклов

8-разрядныха передача на эти устройства;а при передаче данных из

16-разрядного микропроцессора на 8-разрядное устройство эти дан-

ные преобразуются в 8-разрядные.

аа  2┌──────────────────────────┐

 2│ BALE(O) (с буферизацией) │

аа  2└──────────────────────────┘

Сигнал 'BUS ADDRESS LATCH ENABLE' генерируется контроллером

шины 82288 и используется на системнойа платеа дляа защелкивания

истинныха адресов и сигналов выбора памяти,а поступающих из мик-

ропроцессора. Канал ввода - вывода рассматривает его как индика-

тор истинного адреса микропроцессора или пдп (когда используется

'AEN').а Адреса микропроцессора SA0 - SA19 защелкиваются по зад-

нему фронту 'BALE'. Во время циклов ПДП на 'BALE' устанавливает-

ся высокий уровень.

аа  2┌────────────────┐

 2│ -I/O CH CK (I) │

аа  2└────────────────┘

Сигнал '-I/Oа CHANNELа CHECK'а обеспечивает системную плату

информацией об ошибках четности в памяти или устройствах наа ка-

нале ввода - вывода.а Когда сигнал активен, он индицирует неуст-

ранимую системную ошибку.

аа  2┌────────────────┐

 2│ I/O CH RDY (I) │

 2└────────────────┘

Сигнал 'I/O CHANNEL READY' устанавливается памятью или уст-

ройством ввода-вывода на низкий уровень ( нет готовности), чтобы

удлинить циклы ввода-вывода или памяти.а Любое устройство с низ-

ким быстродействием,а использующее эту линию,а должно установить

на ней низкий уровень,а как только обнаружит свой истинный адрес

и команду чтения или записи.а Машинные циклы продлеваются на це-

ое числоа периодова синхронизации (167 Нс).а Этот сигнал должен

сохранять низкий уровень не менее 2,5 Мкс.

аа  2┌───────────────────────────────────────────┐

 2│ IRQ3 - IRQ7, IRQ9 - IRQ12 и IRQ14 - IRQ15 │

аа  2└───────────────────────────────────────────┘

Сигналы 'INTERRUPT REQUEST' 3 - 7,а 9 - 12, 14 и 15 исполь-

зуются для сообщения микропроцессору о том , что устройство вво-

да-вывода требует обслуживания. Запросы на прерывание имеют при-

оритетную структуру: IRQ9 - IRQ12 , 14 и 15 имеют высший приори-

тет ( IRQ9 - наивысший),а а IRQ3 - IRQ7 имеют низший приоритет (

IRQ7 - наинизший).а Запрос на прерываниеа генерируетсяа ,а когда

уровеньа наа линии IRQ изменяется с низкого на высокий.а Высокий

уровень на линии должен сохраняться до тех пор ,а пока микропро-

цессора не подтвердит запрос на прерывание ( подпрограмма обслу-


а а- 11 -

живания прерываний ). IRQ13 используется на системной плате , но

не доступен на канале ввода-вывода.а IRQ8 используется для часов

реального времени.

аа  2┌───────────┐

 2│ -IOR(I/O) │

аа  2└───────────┘

а аСигнал '-I/O READ' обеспечивает передачу данных са устройс-

тва ввода - вывода в шину данных.а Сигнал может управляться сис-

темным микропроцессором или контроллером ПДП или же микропроцес-

сором или контроллером ПДП ,а находящимися на канале ввода-выво-

да. Этот сигнал активен при низком уровне.

аа  2┌───────────┐

 2│ -IOW(I/O) │

аа  2└───────────┘

Сигнал '-I/O WRITE' обеспечивает чтение данных из шины дан-

ныха ва устройство ввода-вывода.а Сигнал может управляться любым

микропроцессором или контроллером пдпа ва системе.а активена при

низком уровне.

аа  2┌──────────────────────┐

 2│ -SMEMR(O) -MEMR(I/O) │

аа  2└──────────────────────┘

Эти сигналы обеспечивают передачу данных с устройств памяти

в шину данных. '-SMEMR' активен только тогда, когда адрес выбора

памяти находится в нижнем 1 Мб пространства памяти.а '-MEMR' ак-

тивена воа всех циклах чтения памяти.а '-MEMR' может управляться

юбым микропроцессором или контроллером ПДП в системе.а '-SMEMR'

образуется из '-MEMR' и адреса выбора нижнего 1 Мб памяти.а Если

микропроцессор на канале ввода - вывода захочет управлять сигна-

ом '-MEMR', то в течение одного периода синхронизации перед ак-

тивизацией '-MEMR' все адресные линии на шине должны быть истин-

ными. оба сигнала активны при низком уровне.

аа  2┌───────────────────────────────┐

 2│ DRQ0 - DRQ3 и DRQ5 - DRQ7 (I) │

аа  2└───────────────────────────────┘

Запросы на ПДП 0 - 3 и 5 - 7 являются асинхронными запроса-

ми канала,а используемыми периферийными устройствами и микропро-

цессорами канала ввода-вывода для получения ПДП ( или управления

системой).а Запросыа имеюта приоритетную структуру :а DRQ0 имеет

высший приоритет, а DRQ7 - низший. Запрос генерируется путем ус-

тановкиа активного уровня на линии DRQ.а Линия DRQ должна сохра-

нять высокий уровень до тех пор ,а пока не станет активной линия

подтверждения запроса на пдп (DACK). По запросам DRQ0 - DRQ3 вы-

полняется 8-разрядная передача,а а по DRQ5 - DRQ7а 16-разрядная.

DRQ4а используетсяа н системной плате и не доступен для канала

ввода- вывода.

аа  2┌────────────────────────────────────────────┐

 2│ -DACK0а - -DACK3аа иа -DACK5а - -DACK7 (O) │

аа  2└────────────────────────────────────────────┘

Сигналы подтверждения ПДП 0 - 3 и 5 -а 7а используютсяа для

подтвержденияа запросова н ПДП (DRQ0 - DRQ7),а они активны при

низком уровне.

.

- 12 -

аа  2┌─────────┐

 2│ AEN (O) │

аа  2└─────────┘

Сигнал 'ADDRESS ENABLE' используется для блокированияа мик-

ропроцессор и других устройств от канала ввода-вывода ,а чтобы

разрешить режим ПДП. Когда эта линия активна , управление адрес-

ной шиной, линиями команды чтения шины данных (для памяти и вво-

да-вывода)а иа линиямиа команды записиа (для памяти иа ввода-вы-

вода) принадлежит контроллеру ПДП.

аа  2┌────────────────┐

 2│ -REFRESH (I/O) │

аа  2└────────────────┘

Этот сигнала используется для индикации цикла регенерации и

может управляться микропроцессором на канале ввода-вывода.

аа  2┌─────────┐

 2│ T/C (O) │

аа  2└─────────┘

Сигнал 'TERMINAL COUNT' обеспечивает импульс , когда дости-

гается заданное число циклов в любом канале ПДП.

аа  2┌────────────┐

 2│ SBHN (I/O) │

аа  2└────────────┘

Сигнал 'BUSа HIGHа ENABLE'а (системный) индицирует передачу

данных в верхнем байте шины данных,а SD8а -а SD15.а 16-разрядные

устройства используют 'SBHE', чтобы привязать буферы шины данных

к SD8- SD15.

аа  2┌─────────────┐

 2│ -MASTER (I) │

аа  2└─────────────┘

Этот сигнала используется с линией DRQ для получения управ-

ения системой. Процессор или контроллер ПДП на канале ввода-вы-

вод могута податьа сигнал DRQ в канал ПДП в каскадном режиме и

получить в ответ сигнала -DACK.а Получива -DACK,а микропроцессор

ввода-вывода может установить на линии '-MASTER' низкий уровень,

что позволита ей получить управление системными линиями адресов,

данных и управления (состояние, называемое трехстабильным). Пос-

еа установки низкого уровня на '-MASTER' процессор ввода-вывода

должен подождать один системный период синхронизации, прежде чем

получит управление линиями адресов и данных, и два периода синх-

ронизации, прежде чем подать команду READ или WRITE. Если сигнал

сохраняет низкий уровень более 15 Мкс,а содержимое системной па-

мяти может быть потеряно из-за отсутствия регенерации.

аа  2┌───────────────┐

 2│ -MEM CS16 (I) │

аа  2└───────────────┘

Сигнал '-MEM 16 CHIP SELECT' сообщает системной плате,а яв-

яется ли данная передача 16-разрядной, са одним состоянием ожи-

дания и циклом памяти. Этот сигнал должен формироваться из адре-

с выбора устройства LA17 - LA23, а управляться открытым кол-

ектором илиа трехстабильным формирователем,а обеспечивающим ток

утечки 20 MA.

.

- 13 -

аа  2┌───────────────┐

 2│ -I/O CS16 (I) │

аа  2└───────────────┘

Сигнал '-I/O 16 CHIP SELECT' сообщает системной плате,а яв-

яется ли данная передача 16-разрядной , с одним состоянием ожи-

дания и циклом памяти. Этот сигнал должен формироваться из адре-

са выбора устройства ,а а управляться открытыма коллекторома или

3-стабильныма формирователем,а обеспечивающима ток утечки 20 MA.

сигнал активен при низком уровне.

аа  2┌─────────┐

 2│ OSC (O) │

аа  2└─────────┘

Сигнал 'OSCILLATOR' (OSC) является скоростным синхронизиру-

ющим сигналом с периодом 70 Нс (14,31818 Мгц).а Этота сигнала не

синхронен с сигналом синхронизации системы. Рабочий цикл сигнала

составляет 50 %.

аа  2┌─────────┐

 2│ 0WS (I) │

аа  2└─────────┘

Сигнал 'ZEROа WAIT STATE' сообщает микропроцессору,а что он

может выполнить данный цикл шины без дополнительных циклова ожи-

дания.а Чтобы исполнить цикл памяти для 16-разрядного устройства

без циклов ожидания,а сигнал '0WS' формируется из адрес выбора

устройства , стробируемого командой чтения или записи. Чтобы ис-

полнить цикл памяти для 8-разрядного устройства минимум са двумя

состояниями ожидания ,а сигнал '0WS' должен активизироваться че-

рез один системный период синхронизации после того,а как команда

чтенияа илиа записиа станет активной путем стробирования адресом

выбора устройства.а Команды чтения иа записиа активизируютсяа по

заднему фронту системного синхроимпульса. '0WS' активен при низ-

ком уровне и должен управляться открытым коллектором илиа 3-ста-

бильным формирователем с током утечки 20 ма.

а  3╔═════════════╗

аа  3║ Сопроцессор ║

а  3╚═════════════╝

 2┌──────────┐

а  2│ Описание │

 2└──────────┘

Математический сопроцессор персонального компьютера IBMа PC

ATа позволяет ему выполнять скоростные арифметические и логариф-

мические операции , а также тригонометрические функции с высокой

точностью.

Сопроцессор работает параллельноа са микропроцессором,а это

сокращает время вычислений , позволяя сопроцессору выполнять ма-

тематические операции , в то время как микропроцессор занимается

выполнением других функций.

Сопроцессор работает с семью типами числовых данных,а кото-

рые делятся на следующие три класса:

- двоичные целые числа (3 типа);

- десятичные целые числа (1 тип);

- действительные числа (3 типа).

.

- 14 -

 2┌──────────────────────────┐

а  2│ Условия программирования │

 2└──────────────────────────┘

Сопроцессор предлагает расширенный набор регистров , команд

и типов данных для микропроцессора.

Сопроцессор имеет восемьа 80-разрядныха регистров,а которые

эквивалентныа емкостиа сорока 16-разрядных регистров в микропро-

цессоре. В регистрах можно хранить во время вычислений временные

и постоянные результаты , что сокращает расход памяти , повышает

быстродействие ,а а также улучшает возможности доступ ка шине.

Пространствоа регистров можно использовать как стек или как пос-

тоянный набор регистров .а При использовании пространства ва ка-

чествеа стекаа работ ведется только с двумя верхними стековыми

элементами. В следующей таблице показано представление больших и

малых чисел в каждом типе данных.

.

- 15 -

а  2┌───────────────────────┐

а  2│ Т И П Ы Д А Н Н Ы Х │

 2└───────────────────────┘

.

- 16 -

 2┌─────────────────────────────────┐

а  2│ Условия аппаратного обеспечения │

 2└─────────────────────────────────┘

Математический сопроцессора используета тота же генератор

синхроимпульсов ,а что и микропроцессор. Он работает с частотой,

равной одной трети частоты системныха синхроимпульсова микропро-

цессора.а Сопроцессор подсоединен так , что он функционирует как

устройство ввода-вывода через порт ввода-вывода с адресами 00F8,

00FA и 00FC.а Микропроцессор посылает коды операций и операнды в

эти порты ввода-вывода, через них он также принимает и записыва-

ет в память результаты вычислений. Сигнал занятости сопроцессора

сообщает микропроцессору о том ,а что он исполняет операции.а По

команде "WAIT" микропроцессор ожидает, пока сопроцессор закончит

исполнение.

Сопроцессор выявляета шесть различных исключительных ситуа-

ций,а которые могут возникнуть во время исполнения команды. Если

маска соответствующего исключения в сопроцессоре не установлена,

сопроцессор устанавливает сигнал ошибки, по которому генерирует-

сяа прерываниеа 13,а и сигнал 'BUSY' фиксируется в установленном

состоянии.а Сигнал 'BUSY'а можета бытьа очищена командойа записи

8-разрядногоа ввода-выводаа по адресу F0,а при условии что D0-D7

равны нулю.

Код самоконтроля при включении питания в системном ПЗУ раз-

решает прерывание 13 и устанавливает вектор этогоа прерыванияа ,

указывающийа на рабочую программу ПЗУ. Эта программа очищает за-

щелку сигнала 'BUSY' и передает затема управлениеа поа адресуа ,

указанномуа вектором немаскированного прерывания.а Это позволяет

использовать код, записанный для любого персонального компьютера

IBM, в IBM PC AT. Драйвер немаскируемых прерываний должен прочи-

тать состояние сопроцессора,а чтобы определить, было ли НМП выз-

вано сопроцессором. Если нет, то управление передается исходному

драйверу НМП.

Сопроцессор предусматриваета дваа режим работы,а подобные

двум режимам микропроцессора. после сброса при включении питания

илиа приа операцииа записиа ввода - вывода в порт с адресом 00F1

сопроцессор находится в режиме реальнойа адресации.а Этот арежим

совместим с сопроцессором 8087 ,а который используется с другими

персональными компьютерами IBM. Сопроцессор может быть переведен

в режим защиты с помощью команды SETPM ESC. В режим реальной ад-

ресации он может возвратиться, если будет выполнена операция за-

писиа ввода-вывода в порт с адресом 00F1,а при условии что D0-D7

равны 0.

 3╔═════════════════════════════════════╗

а  3║ Базовая система ввода-вывода (BIOS) ║

 3╚═════════════════════════════════════╝

Базовая система ввода-вывода (BIOS) находится в ПЗУ на сис-

темной плате.а Она обеспечивает управление уровнями для основных

устройства ввода-выводаа в системе.а На дополнительных адаптерах

могут размещаться дополнительные модули ПЗУ ,а которые обеспечи-

вают управление уровнями устройства на этом дополнительном адап-

тере. Рабочие программы BIOS позволяют программисту, работающему

на языке ассемблера,а выполнять операции ввода-вывода в блоковом

(диски или дискеты) или в символьном формате без учета адрес и

параметров устройства.а BIOS предусматривает такие системные ус-

уги , как определение времени суток и размера памяти.


- 17 -

Целью BIOS является обеспечение операционной связи с систе-

мой и освобождение программиста от заботы об аппаратных характе-

ристиках устройств.а Интерфейс BIOS отделяет пользователя от ап-

паратуры,а позволяя добавлять к системе новые устройства, сохра-

няяа при этом связь с устройством на уровне BIOS.а В этом случае

аппаратные изменения и расширения становятсяа "прозрачными"а для

пользователя.

а  2┌────────────────────┐

аа  2│ Использование BIOS │

а  2└────────────────────┘

Доступ ка BIOSа обеспечивается через программные прерывания

микросхемы 80286 в режиме реального времени.а Каждая точка входа

в BIOS доступна через собственное прерывание.а например, для оп-

ределения объема базового ОЗУ,а доступного в системе, содержащей

80286,а в режиме реального времени , прерывание INT 12H вызывает

рабочую программу BIOSа для определения размера памяти и возвра-

щает полученное значение системе.

 2┌─────────────────────┐

а  2│ Передача параметров │

 2└─────────────────────┘

Все параметры,а передающиеся в рабочие программы BIOS и об-

ратно,а проходят через регистры микросхемы 80286.а Вводная часть

каждой функции BIOS содержит регистры, используемые при вызове и

возврате, например , для определения размера памяти параметры не

передаются.а Размера памятиа в килобайтах возвращается в регистр

AX.

а Если функция BIOS содержит в себе несколько возможных операций,

то регистр AH используется на входе, чтобы показать желаемую опе-

рацию,а например, для установки времени суток требуется следующая

программа:

MOV AH,1а установить время суток

MOV CX,HIGH COUNT установить текущее время

MOV DX,LOW COUNT

INT 1AHаа ааустановить время

для чтения времени суток:

MOV AH,0а считать время суток

INT 1AHаа считать таймер

Программы BIOS запоминают все регистры,а кроме AX и флагов.

Другие регистры изменяются по возврату только в том случае, если

они возвращают значение вызывающей программе.а Конкретное назна-

чениеа регистра можно определить по вводной части каждой функции

BIOS.