Статические оперативные запоминающие устройства
Информация - Компьютеры, программирование
Другие материалы по предмету Компьютеры, программирование
жуточное звено, в котором происходит обмен информацией между накопителем и внешними по отношению к ЗУ устройствами. Она состоит из регистра числа для временного хранения записываемых или считываемых слов (чисел); формирователей записи, преобразующих код числа в серию сигналов, фиксируемых ячейками накопителя; усилителей считывания для усиления, отделения от помехи и формирования считанных сигналов. В адресной части ЗУ заданный код адреса преобразуется в совокупность сигналов, однозначно определяющих требуемую ячейку накопителя. Блок синхронизации формирует внутренние команды, обеспечивающие управление последовательностью работы всех узлов ЗУ в соответствии с поступающими извне командами. Совокупность всех блоков ЗУ, за исключением накопителя, называется электронной схемой управления, периферийным оборудованием или электронным обрамлением ЗУ.
Классификация запоминающих устройств.
1. Статические ЗУ
Статическими называются такие ЗУ, в которых состояния носителя, соответствующие записанному коду, неподвижны относительно носителя информации.
В статических ЗУ (Static Random Access Memory - SRAM) в качестве элемента памяти используется триггер, что, конечно, сложнее, чем конденсатор с транзисторным ключем динамического ЗУ. Поэтому статические ЗУ обладают меньшей плотностью хранения информации: емкость типовых микросхем статических ЗУ начала 2000-х годов не превосходила 16 Мбит.
Однако триггер со времен первых компьютеров был и остается самым быстродействующим элементом памяти. Поэтому статическая память позволяет достичь наибольшего быстродействия, обеспечивая время доступа в единицы и даже десятые доли наносекунд, что и обусловливает ее использование в ЭВМ, главным образом, в высших ступенях памяти - кэш-памяти всех уровней.
Главными недостатками статической памяти являются ее относительно высокие стоимость и энергопотребление.
Конечно, в зависимости от используемой технологии, память будет обладать различным сочетанием параметров быстродействия и потребляемой мощности. Например, статическая память, изготовленная по КМОП-технологии (CMOS память), имеет низкую скорость доступа, со временем порядка 100 нс, но зато отличается очень малым энергопотреблением. В ПЭВМ такую память применяют для хранения конфигурационной информации компьютера при выключенном напряжении сети (в этой же микросхеме размещают и часы, отсчитывающие реальное время). Питание такой памяти осуществляется от небольшой батарейки, которая может служить несколько лет.
Основными разновидностями статической памяти (SRAM) с точки зрения организации ее функционирования являются асинхронная (Asynchronous), синхронная пакетная (Synchronous Burst) и синхронная конвейерно-пакетная (Pipeline Burst) память.
Первой появилась асинхронная память, Интерфейс этой памяти включает шины данных, адреса и управления. В состав сигналов последней входят: CS# (Chip Select) - сигнал выбора микросхемы; WE# (Write Enable) - сигнал разрешения записи; OE# (Output Enable) - сигнал включения выходов для выдачи данных.
Все сигналы управления инверсные, т.е. их активный (вызывающий соответствующее действие) уровень низкий. При единичном значении сигнала OE# выход микросхемы переходит в состояние высокого выходного сопротивления.
Временные диаграммы циклов чтения и записи приведены на следующем рисунке и не требуют особых пояснений. Цикл записи может быть организован и несколько иначе, чем показано на рисунке в случае удержания во время цикла высокого уровня сигнала OE#.
Время доступа tAC у типовых микросхем составляет порядка 10 нс. Поэтому реально такие микросхемы могут работать на частотах, близких к частоте системной шины, только если эти частоты не превышают 66 МГц.
Несколько позже появилась синхронная пакетная статическая память (SBSRAM), ориентированная на выполнение пакетного обмена информацией, который характерен для кэш-памяти. Эта память включает в себя внутренний счетчик адреса, предназначенный для перебора адресов пакета, и использует сигналы синхронизации CLK, как и синхронная DRAM память.
Для организации пакетного обмена, помимо имеющихся у асинхронной памяти управляющих сигналов CS#, OE# и WE#, в синхронную память также введены сигналы ADSP# (Address Status of Processor) и CADS# (Cache Address Strobe), сопровождающие передачу адреса нового пакета, а также сигнал ADV# (Advance) продвижения на следующий адрес пакета. Пакетный цикл всегда предусматривает передачу четырех элементов, так как внутренний счетчик имеет всего 2 бита, причем перебор адресов в пределах пакета может быть последовательным или с расслоением (чередованием) по банкам (при использовании процессоров семейства x86).
Временные диаграммы пакетных циклов чтения и записи приведены на следующем рисунке. Обращения к синхронной памяти могут быть и одиночными. В этом случае низкому уровню сигнала ADSP#, указывающему на передачу адреса, соответствует высокий уровень сигнала CADS#, а не низкий, как при пакетном цикле. Параметр TQK характеризует время задержки данных относительно синхронизирующего сигнала.
. Статическая память
Следующим шагом в развитии статической памяти явилась конвейерно-пакетная память PBSRAM, обеспечивающая более высокое быстродействие, чем SBSRAM. В нее были введены дополнительные внутренние буферные регистры данных (здесь можно провести аналогию с EDO DRAM памятью) адреса, а в ряде модификаций предусмотрена возможность передачи данных на двойной скорости по переднему и заднему фр?/p>