Синтез логических схем для хранения и переработки информации
Информация - Компьютеры, программирование
Другие материалы по предмету Компьютеры, программирование
ра меняется после каждого среза
011входных синхроимпульсов.Так как средний триггер
100синхронизируется прямым выходом соседнего младшего
101триггера, то состояние на его выходе будет менятся при
110формировании среза на выходе Q0 .Так же как и на Q2 .
111
Преимуществом этой схемы является простота структуры,наряду с этим есть огромный недостаток: с ростом разрядности, то есть числа триггеров счётчика, возрастает суммарная задержка срабатывания самого старшего триггера счётчика, что означает необходимость уменшения частоты входных синхроимпульсов. Иначе говоря, в АДС невозможно обеспечить высокие рабочие частоты.
Если вход синхронизации соседнего старшего триггера пдключить к обратному выходу соседнего триггера, то счётчик станет вычитающим. В этом случае говорят,что имеет место обратный счёт.
Осуществим синтез заданного АДС:
Определим количество триггеров log2 26=5.
Переведём число 26 из десятичной системы счисления в двоичную: 262 = 110102 .
Изобразим схему заданного АДС:
Задача№3
Синтез синхронного двоичного счётчика, выполняющего обратный счёт, с модулем счёта равным 14, используя триггеры типа JK и логику И-НЕ.
Решение
Используем триггеры типа JK.
- Определим количество триггеров.
M = log2 14 = 4
- Строится таблица переходов счётчика. При этом ипсользуется таблица переходов соответствующего триггера.
J = 1 запись 1 J = 0 хранение.Выход не
K = 0K = 0 меняется
J = 0 запись 0 (сброс) J = 101
K = 1K = 110
QtQt+1JK000*011*10*111*0
Для счётчика с к = 14 таблица переходов будет выглядеть следующим образом:
Q3Q2Q1Q0Q3Q2Q1Q0J3K3J2K2J1K1J0K0000011011*1*0*1*11011100*0*00**111001011*0*11*1*10111010*00**0*110101001*00**11*10011000*00*0**110000111*11*1*1*011101100**0*0*1011001010**0*11*010101000**00**1010000110**11*1*001100100*0**0*1001000010*0**11*000100000*0*0**111100000*1*1*10*11110000*1*1*1*1
- Строим диаграмму Вейча-Карно для функции управления J и K каждого из триггеров, используя таблицу переходов счётчика.
По диаграммам выполним минимизацию соответствующих функций, то есть получаем минимальные дизъюнктивные нормальные формы для всех сигналов J и K.
OOO1111OOOO1111OOOO1111OOOO1111OOO1OO****OO1OO****O1O1****O1****O1111****11111****111111O****1O111O11O****J3 = Q2*Q1*Q0K3 = Q2*Q1*Q0 Q1*Q0 J2 = Q1*Q0K2 = Q1*Q0 Q3*Q1OOO1111OOOO1111OOOO1111OOOO1111OOO**OO**1OO1**1OO*11*O11**O1**1O11**1O1*11*111**11**11111**11*11*1O1**1O**11O1**11O*11*J1 = Q3*Q0 Q2*Q0K1 = Q0 Q3*Q2J0 = Q1 Q3 Q3*Q2K0 = 1
Переведём полученные выражения в логику И-НЕ:
J3 = Q2*Q1*Q0 K3 = (Q2*Q1*Q0) * (Q1*Q0)
J2 = Q1*Q0 K2 = (Q1*Q0)* (Q3*Q1)
J1 = (Q3*Q0) * (Q2*Q0) K1 = Q0 * (Q3*Q2)
J0 = Q1 * Q3 * (Q3*Q2) K0 = 1
По полученным выражениям можно построить схему заданного счётчика:
Задача№4
Синтез последовательного восьмиразрядного сумматора.
Решение
При сложении двоичных чисел на уровне I-го разряда необходимо учитывать двоичные цифры ai и bi, а также возможный перенос из соседнего младшего разряда. Элементарное устройство, выполняющее суммирование указанных двоичных цифр называется полным одноразрядным двоичным сумматором (ПОДС).
Синтез ПОДС выполняется классическим путём, то есть начинается с таблицы истинности. Функции, описывающие выходы Si и Ci зависят от 3-х переменных ai, bi и ci ; поэтому таблица истинности будет выглядеть следующим образом:
aibiCi-1SiCiOOO1111O00000O 1 1010101111001011001Si = ai*bi*Ci-1 ai*bi*Ci-1 ai*bi*Ci-1 ai*bi*Ci-10011001101OOO1111O10101O 1111111111Ci = ai*bi Ci-1*bi ai*Ci-1
Логическая схема ПОДС в базисе И-ИЛИ-НЕ будет выглядеть следующим образом:
В общем случае нам необходимо складывать n-разрядные двоичные числа. Для сложения таких чисел необходимо взять n ПОДС.
Структура n-разрядного двоичного сумматора называется сумматором с последовательным распределением переноса.
Преимуществом такого сумматора является простота и низкая стоимость схемы. Недостатком является его низкое быстродействие, то есть большое время суммирования двоичных чисел.
Легко заметить, что время суммирования двоичных чисел на таком сумматоре возрастает с ростом разрядности складываемых чисел.
Если требуется быстрое суммирование двоичных чисел независимо от их разрядности, используют схему сумматора, в которой реализуется так называемый ускоренный перенос. В таком сумматоре, наряду с одноразрядными двоичными сумматорами, используется специальная схема ускоренного переноса. При этом одноразрядные сумматоры складывают двоичные цифры исходных чисел с учётом переносов вырабатываемых схемой ускоренного переноса. Так как подобная схема вычисляет все переносы одновременно (параллельно), то при суммировании чисел не приходится ждать последовательной генерации требуемых переносов.
На базе полученной схемы одноразрядного двоичного сумматора можно построить заданный сумматор. При этом нужно осуществлять загрузку двух восьмиразрядных чисел, а также сдвиг результата вправо.
Таким образом схема заданного сумматора будет выглядеть следующим образом: