Проектирование многоразрядного десятичного сумматора комбинационного типа
Дипломная работа - Компьютеры, программирование
Другие дипломы по предмету Компьютеры, программирование
00000100010000110010000101101101011111000110011101011011011000110101110011110
?4??4?31 ??1 11 ?1Fзк??31 11 ??1??2?'2??2
На классическом базисе: 9 элементов (1 ИЛИ, 4 НЕ, 4 И).
На заданном базисе "ИЛИ, ИЛИ-НЕ": тоже 9 элементов (1 ИЛИ, 8 ИЛИ-НЕ).
. Коррекция вводится, если получается запрещенная комбинация и единица переноса.
FзкПiК4К3К2К1000000010000100110111010
Вычислим по диаграммам Вейча формулы для: К4, К3, К2 и К1.
К4Fзк?FзкПi1 ?Пi К3Fзк?FзкПi ?Пi1 К2Fзк?FзкПi1 ?Пi1 К1Fзк?FзкПi ?Пi
Проектирование логической схемы одноразрядного десятичного сумматора
В дальнейшем данную схему будем изображать следующим образом.
Разработка преобразователя прямого кода в обратный для работы с отрицательными величинами.
Таблица истинности:
В общем виде:
Далее будет обозначаться так:
Нахождение знака переполнения
Переполнение существует когда:
при сложении двух положительных чисел получаем отрицательное число
при сложении двух отрицательных чисел получаем положительное число.
Таблица истинности:
а0 и b0 - знаки слагаемых
c0 - знак результата
Ф - знак переполнения
Функциональная схема фиксирующая переполнение:
Условное изображение этой функциональной схемы:
Построение функциональной схемы 3-х разрядного сумматора
Обозначим слагаемые, поступающие на вход сумматора
А = а0а1а2а3; где а0 - знак числа, аi - десятичная цифра, которая представляется в двоично-десятичном коде следующим образом аi = ai8ai4ai2ai1
В = b0b1b2b3; где b0 - знак числа, bi = bi8bi4bi2bi1 Результат от сложения обозначим: С = с0с1с2с3; где с0 - знак суммы, сi = gi8gi4gi2gi1
Используя все полученные результаты можно построить структурную схему 3-х разрядного десятичного сумматора
На вход сумматора поступают два трехразрядных десятичных числа. Каждая тетрада этих чисел по отдельности проходит через преобразователь, и каждые две соответствующие тетрады обоих чисел поступают на входы одноразрядных десятичных сумматоров. Эти сумматоры соединены последовательно, аналогично соединению двоичных сумматоров. Кроме того выход Пi первого сумматора подводится на вход схемы, учитывающей знак суммы. Сигнал с входа P этой схемы подводится на вход первого одноразрядною десятичною сумматора Пi-1. Этим достигается прибавление 1 к младшему разряду при сложении в обратном коде. Получившиеся на выходах одноразрядных десятичных сумматоров значения пропускаются через преобразователи, и на их выходах получаются значащие разряды искомою числа (суммы). Знак суммы вырабатывается "схемой, учитывающей знак суммы". Знак суммы, а также знаки входных чисел, поступают на "схему, фиксирующую переполнение".
Разработка устройства управления для многоразрядного десятичного сумматора
Это устройство вырабатывает 4 синхроимпульса с различными временными задержками между ними (СИ1, СИ2, СИ3 и СИ4). Первый импульс позволяет записать два операнда во входные регистры. Как только эта информация будет записана, величины появляются на входах сумматора, и сумматор начинает производить обработку информации. Второй импульс позволяет записать информацию в выходной регистр, когда результат получен. Третий импульс позволяет получить в регистре признаков все признаки результатов. И четвертый импульс останавливает процесс вычислений. Между импульсами существуют временные интервалы, во время которых обрабатывается информация.
Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения.
Регистры входов и выхода имеют одинаковую структуру и строятся на синхронных двухтактных D триггерах с асинхронными установочными входами R и S. Каждый регистр содержит по 13 триггеров (12 для 3-х тетрад и один знаковый).
Разработка регистра признаков результата
Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый содержит 1, если результат отрицательный, второй - положительный, третий - результат равен нулю. Четвертый триггер переходит в единичное состояние при возникновении переполнения разрядной сетки (при этом остальные триггеры переводятся в 0-е состояния).
Проектирование распределителя сигналов
Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.
Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:
первая ветка: сигнал подается на синхровход C регистров входов, происходит занесение данных в регистры;
вторая ветка: сигнал подается на синхровход C регистров выходов, происходит занесение данных в регистры;
третья ветка: сигнал подается на синхровход C регистра признаков, происходит занесение флагов окончания процесса в регистр;
четвертая ветка: сигнал подается на асинхронный вход R триггера пуска, происходит останов процесса.
При проектировании
Copyright © 2008-2014 studsell.com рубрикатор по предметам рубрикатор по типам работ пользовательское соглашение