Проектирование компьютерного технического устройства
Методическое пособие - Компьютеры, программирование
Другие методички по предмету Компьютеры, программирование
?ения моделирования целесообразно воспользоваться утилитой, предоставляемой системой Active-HDL, а именно средой TestBench, которую схематично можно представить следующим образом:
Рисунок 4.11 - Система тестирования VHDL-моделей
Структура тестовой программы при этом описывается на VHDL так, как если бы она сама была цифровой системой. Верификация выполняется в соответствии с планом верификации. Он представляет собой некую таблицу, которая описывает режимы работы действия устройства. В данном проекте существует 3 режима работы: Старт, Стоп, Генерация. Рассмотрим верификацию этих режимов более подробно.
Режим Старт. Данный режим представлен в таблице 4.9, а результаты, которые были получены в процессе моделирования, представлены на рисунках 4.12 и 4.13.
Таблица 4.9 - Таблица верификации режима Старт
ResetDataOKStrClk_outReadyДействие1XXXXXXXXXUXUUобщий сброс000010011010-10-11устройство готово к генерации импульсов
Рисунок 4.12 - Временная диаграмма верификации режима Общий сброс
Рисунок 4.13 - Временная диаграмма верификации режима Устройство готово к генерации импульсов
Сравнивая таблицу верификации и результаты моделирования, приходим к выводу, что данный режим работает правильно. Следовательно, можно переходить к следующему режиму верификации - режим Стоп.
Режим Стоп. Данный режим представлен в таблице 4.10, а результаты, которые были получены в процессе моделирования, представлены на рисунках 4.14 и 4.15.
Таблица 4.10 - Таблица верификации режима Стоп
DataOKClkДействие1001001100constостановка работы генератора импульсов0001001101clockвозобновление работы генератора импульсов
Рисунок 4.14 - Временная диаграмма верификации режима Остановка работы генератора импульсов
Рисунок 4.15 - Временная диаграмма верификации режима Возобновление работы генератора импульсов
Сравнивая таблицу верификации и результаты моделирования, приходим к выводу, что данный режим работает правильно. Следовательно, можно переходить к следующему режиму верификации - режим Генерации.
Режим Генерация. Данный режим представлен в таблице 4.11, а результаты, которые были получены в процессе моделирования, представлены на рисунках 4.16 и 4.17.
Таблица 4.11 - Таблица верификации режима Генерации
DataD_KClk_outResetClkDataOut00010011099865,13 kHz065 MHz1110001110100101482134,85 kHz065 MHz0110011
Рисунок 4.16 - Временная диаграмма верификации результата моделирования входного набора 110100101
Рисунок 4.17 - Временная диаграмма верификации результата моделирования входного набора 000100110
Сравнивая таблицу верификации и результаты моделирования, приходим к выводу, что данный режим работает правильно.
Проверив все режимы верификации данного устройства можно прийти к выводу, что данное устройство работает правильно. После этого можно приступать к следующему этапу проектирования - схемной реализации.
Схемная реализация
Синтез и оптимизация проекта
Синтез проводился с использованием системы синтеза Synplify 7.0 Pro фирмы Synplicity. Результатом синтеза является RTL схема вентильного уровня, схема Technology View и файл отчета. RTL - схема и отчет приведены в приложениях.
RTL - схема блока проверки на нечетность
RTL - схема блока Шифратор
RTL - схема устройства
Постсинтезное моделирование
Для проведения постсинтезного моделирования необходимо сгенерировать файл с расширением *.vhm, содержащий описания списка соединений на VHDL. (по умолчанию после выполнения синтеза генерируется файл в формате edif, однако данный формат недостаточно изучен и менее нагляден. Поэтому в Synplify предусмотрена возможность генерировать файлы со списками соединений либо в формате VHDL, либо в формате Verilog.).
Далее в Active-HDL выбирается режим поддержки множественных интерфейсов (Multiple-Unit) и соответствующая архитектура верхнего уровня. Результаты моделирования блоков проверки на нечетность и шифратора приведены на рис.4.18 и рис.4.19 соответственно.
Рисунок 4.18 - Временная диаграмма постсинтезного моделирования блока проверки на четность
Рисунок 4.19 - Временная диаграмма постсинтезного моделирования блока Шифратор
Сравнив результаты постсинтезного моделирования данных блоков, можно сказать то, что данные устройства отсинтезированы правильно.
Результаты постсинтезного моделирования всего устройства приведены ниже.
Рисунок 4.20 - Временная диаграмма постсинтезного моделирования всего устройства
Сравнив результаты постсинтезного моделирования устройства, можно сказать то, что устройство отсинтезировано правильно.
Реализация и программирование
Т.к. рассматриваемые блоки являются частью более сложного и большого устройства, то его реализация на ПЛИС выполняться не будет. Процедуры размещения и трассировки целесообразно выполнять для целого проекта, а не для его функциональных блоков. Таким образом, файл прошивки ПЛИС будет представлять собой битовый файл, сформированный после отладки всего устройства. Данный файл будет загружен через JTAG порт в FPGA
ПЕРЕЧЕНЬ ИСПОЛЬЗУЕМЫХ ИСТОЧНИКОВ
1.Перспективы развития вычислительной техники: В 11 кн.: справ. пособие / Под ред. Ю.М. Смирнова. Кн.6: специализированные ЭВМ. - М.: Высш. шк.; 1989. - 144 с.
2.Лямец В.И., Тевяшев А.Д. Системный анализ: Учеб.