Построение verilog-модели ber-тестера для проверки каналов связи телекоммуникационных систем
Реферат - Компьютеры, программирование
Другие рефераты по предмету Компьютеры, программирование
>
Интересно отметить, что код в приемном регистре (В) формируется на половину такта раньше, чем тот же код в передающем регистре (А)! Такое поведение анализатора можно рассматривать как предсказание очередного правильного бита (0 или 1) в ожидании его поступления по линии RxD. Как следует из временных диаграмм, в отсутствие ошибок предсказания полностью оправдываются. Это проявляется в том, что сигнал Z на входе данных D-триггера принимает устойчивое нулевое значение в моменты записи, поэтому триггер остается в состоянии лог. 0.
Предположим, что в такте Т1(J + 4) в результате воздействия на линию RxD импульса помехи передаваемый бит исказился: вместо истинного лог. 0 передается ложная лог. 1 или наоборот. В этой ситуации во второй половине такта Т2(J + 4) обнаруживается несоответствие предсказанного и фактически принятого битов (сигнал Z принимает стабильное значение, равное лог. 1). Поэтому в следующем такте Т2(J + 5) триггер переходит в состояние лог. 1. Таким образом, первое проявление ошибки зафиксировано с задержкой в половину такта после ее возникновения в линии.
Начиная с такта Т1(J + 5) по линии RxD вновь передаются правильные биты. Сравнение предсказанных и фактически принятых битов вновь дают положительные результаты, но ранее принятый в регистр В ошибочный бит начинает продвижение к разряду N. Код в регистре В искажен (что отражено на диаграмме символами “ERR”), но искажения пока внешне не проявляются.
В такте Т2(К + 2) ошибочный бит попадает в разряд N. Вследствие этого происходит неправильное предсказание ожидаемого бита, т. е. во второй половине такта предсказанный бит Y противоположен правильному биту D(K + 2), полученному по линии RxD. Поэтому триггер повторно регистрирует ошибку. После этого ошибочный бит продолжает продвижение по регистру В в направлении разряда М. В такте T2(L + 1) ошибочный бит достигает разряда М. Неправильное предсказание повторяется, триггер в третий раз регистрирует ошибку. После этого ошибочный бит выталкивается из сдвигового регистра В и, следовательно, более не влияет на работу системы контроля. Таким образом, одиночная ошибка в линии приводит к формированию пачки из трех импульсов на выходе триггера.
3. Формулировка задания
3.1. Изучите работу схемы, приведенной на рис. 2.3.
3.2. Изучите предложенную Вам версию системы моделирования.
3.3. Разработайте модель схемы, приведенной на рис. 2.3. Параметры схемы определяются вариантом задания в соответствии с табл. 3.1. Моделирование выполняется на уровне gate level.
3.4. Протестируйте модель в условиях выключенных и включенных генераторов помех. Число и положение импульсов помех определяются вариантом задания в соответствии с табл. 3.1. Глубина тестирования 1000 тактов. Начальное состояние регистра А произвольное, но не нулевое.
3.5. Распечатайте временные диаграммы сигналов на начальном этапе работы системы передачи данных (в течение первых 20 40 тактов). Убедитесь в правильности этих диаграмм.
3.6. Распечатайте временные диаграммы сигналов на этапе обработки импульсов помех (вплоть до выхода ошибочного бита за пределы регистра В с запасом в несколько тактов). Убедитесь в правильности этих диаграмм.
3.7. Подготовьте пояснительную записку и файлы моделей в двух вариантах: электронном (помещается в архив локальной сети кафедры ТКС) и обычном в виде распечатки.
В табл. 3.1. приняты следующие обозначения:
№ п/п порядковый номер варианта курсового проекта;
М разрядность регистра А(В), см. рис. 2.1;
N номер разряда, к которому подключается цепь обратной связи, см. рис. 2.1;
T(DATA) номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи данных, см. рис. 2.3;
T(SYNC) номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи синхросигнала, см. рис. 2.3.
Таблица 3.1.
Параметры моделирования системы передачи данных
№ п/пМNT(DATA)T(SYNC)13935756, 759759, 9892362541, 12641, 42, 43,443353388, 89, 90860 8674332090391534, 44, 545312856, 65 6968, 8956292755, 57, 59, 67757 7637282585, 84785, 88, 938252249 54 51 56, 12997647, 6184, 99 105 109555, 78, 8880, 9011107759, 98955, 57, 59, 671211941, 42, 43,4485, 847131514860 86749 54 14171434, 44, 5447, 6115181168, 89555, 78, 88162017757 76385, 847172119759, 98949 54 18222141, 42, 43,4447, 61192318860 86755, 78, 8820362534, 44, 54759, 98921353368, 89541, 42, 43,44223320757 763860 86723312885, 88, 9334, 44, 5424211951 56, 12968, 89525222141, 42, 43,44757 763262318860 86785, 88, 9327362534, 44, 5451 56, 129283533759, 989756, 75929312841, 42, 43,4441, 126302927860 86788, 89, 9031282534, 44, 5490391532252268, 89556, 65 693376757 76355, 57, 59, 67349585, 88, 9385, 8473510751 56, 12949 54 3611984, 99 105 47, 6137151480, 9055, 78, 8838252255, 57, 59, 67759, 989397685, 84741, 42, 43,44409549 54 860 8674110747, 6134, 44, 544211955, 78, 8868, 89543151485, 847757 76344171449 54 759, 98945181147, 6141, 42, 43,4446252255, 78, 88860 8674776759, 98934, 44, 54489541, 42, 43,4468, 89549107860 867757 7635011934, 44, 5485, 88, 9351151468, 89551 56, 129521714757 76341, 42, 43,4453181185, 88, 93860 86754282551 56, 12934, 44, 5455252241, 42, 43,44759, 9895676860 86741, 42, 43,44579534, 44, 54860 8675810768, 89534, 44, 545911934, 44, 5435, 46, 56601514759, 98968, 89561171441, 42, 43,44757 763621811860 86785, 88, 9363201734, 44, 5451 56, 12964211968, 89541, 42, 43,44652221757 763860 86766231885, 88, 9334, 44, 5467362551 56, 129759, 98968353384, 99 105 34, 44, 5469332080, 9068, 89570312855, 57, 59, 67757 76371211985, 84785, 88, 9372222149 54 51 56, 12973231885, 88, 9341, 42, 43,4474362551 56, 129860 86775353341, 42, 43,4434, 44, 54763128860 86768, 89577292734, 44, 5434, 44, 54782825759, 989759, 98979252234, 44, 5441, 42, 43,44807668, 895860 867
4. Рекомендации по построению модели
4.1. Подготовка схемы к моделированию
Прежде чем начать моделирование схемы, следует представить ее в терминах системы Verilog HDL. Для этого нужно выделить в схеме функционально-законченные модули
(module), обозначить регистры (reg), провода (wire), входы, вых?/p>