Динамические элементы памяти СБИС
Мнстерство освти i науки кра
Днпропетровський нацональний нверситет
Факультет фзики, електронки
та компТютерних систем
Кафедра радоелектронки
РЕФЕРАТ
з дисциплни Надвелик нтегральн мкросхеми
на тему Динамчн запам'ятовуюч пристро
Виконав:
ст. гр. КР-07-1с
Поляков Д. О.
Переврив:
доц. каф. радоелектронки
Колбунов В. Р.
а
Днпропетровськ - 2008
ЗМ
СТ
1. Динамчн запам'ятовуюч пристро
1.1 Запам'ятовуюч елементи......................................................................... Е3
1.2 Пдсилювач-регенератори....................................................................... Е6
1.3 Мультиплексування шини адреси........................................................... Е7
1.4 Зовншня органзаця часов даграми.................................................. Е7
1.5 Схема динамчного ЗП............................................................................. Е8
2. Динамчн запам'ятовуюч пристро
2.1 Варант FPM................................................................................................11
2.2 Структури типу EDORAM..........................................................................12
2.3 Структури типу BEDORAM.......................................................................13
2.4 Структура типу MDRAM............................................................................13
2.5 Структури типу SDRAM.............................................................................14
2.6 Структури типу RDRAM............................................................................17
2.7 Структура DRDRAM..................................................................................17
2.8 Структура типу CDRAM............................................................................18
3.
Регенераця даних у динамчних запам'ятовуючих пристроях.18
4. Порвняльн характеристики............................................................................21
5. Лтература.........................................................................................................23
Динамчн запам'ятовуюч пристро
В динамчних запамТятовуючих пристроях (DRAM) дан збергаються у вигляд зарядв
мностей МОН-структур основою запамТятовуючих елементв (ЗЕ)
просто конденсатор невелико
Запам'ятовуюч елементи
Вдом конденсаторн ЗЕ рзно
Рис. 1. Схема конструкця запамТятовуючого елемента динамчного ЗП.
Електрична схема й конструкця однотранзисторного ЗЕ показан на рис. 1. Ключовий транзистор вдключа
запамТятовуючий конденсатор вд нÿ запису-зчитування або пдключа
його до не
У режим збергання ключовий транзистор закритий. При вибор даного ЗЕ на затвор пода
ться напруга, що вдкрива
транзистор. Запам'ятовуюча
мнсть через провдний канал пдключа
ться до нÿ запису-зчитування й залежно вд зарядженого або розрядженого стану
мност по-рзному вплива
на потенцал нÿ запису-зчитування. При запис потенцал лнÿ запису-зчитування переда
ться на конденсатор, визначаючи його стан.
Процес зчитувння стану запам'ятовуючого елемента. Фрагмент ЗП (рис. 2) показу
ЗЕ, пдсилювач зчитування (ПЗ) також ключ К1 К0 вдповдно до запису одиниц й нуля. До нÿ запису-зчитування (ЛЗЗ) пдключено стльки ЗЕ, скльки рядкв
в запамТятовуючй матриц. Особливе значення ма
мнсть ЛЗЗ СЛ, у силу велико
Рис.
2. Фрагмент схеми динамчного ЗП.
Перед зчитуванням виробля
ться предзаряд ЛЗЗ. к варанти ЗП з предзарядом ЛЗЗ до рвня напруги живлення до рвня ? половини.
Розглянемо останнй варант у силу його бльшо
При зчитуванн нуля до ЛЗЗ пдключа
ться
мнсть СЗ, що мстила нульовий заряд. Частина заряду
мност СЛ перетка
в
мнсть СЗ, напруги на них зрвнюються. Потенцал ЛЗЗ знижу
ться на величину ΔU, що
сигналом, що надходить на пдсилювач зчитування. При зчитуванн одиниц, навпроти, напруга на СЗ становила спочатку величину UСС перевищувала напругу на ЛЗЗ. При пдключенн СЗ до ЛЗЗ частина заряду стка
з запам'ятовуючо
Рис. 3. Часов даграми сигналв при зчитуванн даних у динамчних ЗП.
Значення ΔU неважко обчислити на основ аналзу кожного з процесв - зчитування нуля або зчитування одиниц. Для зчитування нуля справедлив наступн мркування. До вибрки ЗЕ
мнсть ЛЗЗ мала заряд
Q = СЛUCC/2.
Псля вибрки ЗЕ цей же заряд ма
сумарна
мнсть СЛ+СЗ можна записати наступне спввдношення:
Q = (СЛ+ СЗ)(UCC/2 Ц ΔU).
Прирвнюючи вирази для того самого значення заряду Q, одержимо спввдношення
СЛUCC/2 = (СЛ+ СЗ)(UCC/2 Ц ΔU),
з якого слду
вираз
ΔU <= UCCСЗ/[2(СЗ+СЛ)] ≈ UCCСЗ/[СЛ ].
У силу нервност СЗ<<СЛ сигнал ΔU виявля
ться слабким. Крм того, зчитування
руйнуючим - пдключення запам'ятовуючо
Мрами подолання вдзначених недолкв служать способи збльшення
мност СЗ (без збльшення площ ЗЕ), зменшення
мност ЛЗЗ застосування пдсилювачв-регенераторв для зчитування даних.
У напрямку збльшення СЗ можна вказати розробку фрмою Сименс нового делектрика (двоокису титану ТО2), що ма
делектричну постйну в 20 разв бльшу, нж SiО2. Це дозволя
при тй же
мност скоротити площу ЗЕ майже в 20 разв або збльшити СЗ навть при зменшенн ? площ. к й варанти з введенням у ЗЕ струмопдсилюючих структур, що також екввалентно збльшенню
мност ЗЕ.
Зменшення
мност ЛЗЗ можна досягти "розрванням" ц㺿 нÿ на дв половини з включенням диференцального пдсилювача зчитування в розрив мж половинами ЛЗЗ (рис. 4, а). Очевидно, що такий прийом двч зменшу
мнсть нй, до яких пдключаються запам'ятовуюч
мност, тобто вдвч збльшу
сигнал ΔU.
Рис. 4. Схема ввмкнення пдсилювача-регенератора в розрив нÿ запису-зчитування динамчного ЗП (а) варант схемно
Пдсилювач-регенератори
Пдсилювач-регенератори будуються на основ тригерних схем. Один з можливих варантв (рис. 4, б) оснований на введенн в схему додаткового сигналу "Пдготовка" для керування навантажувальними транзисторами ТН1 ТН2. Спочатку сигнал "Пдготовка" ма
низький рвень навантажувальн транзистори замкнен. У цьому стан пдсилювач-регенератор сприйма
слабк сигнали зчитування з нй ЛЗЗ. Одна з половин ЛЗЗ, до яко
Мультиплексування шини адреси
Особливстю динамчних ЗП
мультиплексування шини адреси. Адреса длиться на дв напвадреси, одна з яких представля
собою адресу рядка, нша адресу стовпця матриц ЗЕ. Напвадреси подаються на одн й ат сам виводи корпуса
С по черз. Подача адреси рядка супроводжу
ться вдповдним стробом RAS (Row Address Strobe), а адреси стовпця - стробом CAS (Column Address Strobe). Причиною мультиплексування адрес служить прагнення зменшити число виводв корпуса
С тим самим зменшити ? вартсть, також та обставина, що напвадреси й сигнали RAS CAS у деяких режимах схемах використаються по-рзному (наприклад, у режимах регенерацÿ адреса стовпця взагал не потрбна). Скорочення числа зовншнх виводв корпуса для динамчних ЗП особливо актуально, тому що вони мають максимальну
мнсть, отже, велику розряднсть адрес. Наприклад, ЗП з органзацúю 1Мх1 ма
24-розряду адресу, мультиплексування скоротить число адресних нй до 12.
Зовншня органзаця часов даграми
На рис. 5 показан зовншня органзаця часов даграми динамчного ОЗП.
Цикли звертання до ЗП починаються сигналом 
а< загаяним щодо нього сигналома 
а< адреси рядкв.
Област байдужних значень сигналв на рисунку заштрихован.
Рис. 5. Приклад зовншньо
Схема динамчного ЗП
У схем динамчного ЗП (рис. 6) один з стовпцв матриц показаний повнстю, нш стовпц аналогчн йому. Ключов транзистори для простоти зображення представлен кружками, як пояснено в вому верхньому кут рисунка. Позначення блокв стандартн за винятком позначення ФТС - формувача тактуючих сигналв.
У вихдному стан (перед звертанням до ЗП) сигнал апасивний, тобто ма
високий рвень, що замика
ключ 1 пода
напругу UСС/2 на напвшини запису-зчитування ЛЗЗА ЛЗЗВ для
Рис. 6. Схема динамчного ЗП.
У розрив мж секцями ЛЗЗА й ЛЗЗВ включено пдсилювач-регенератор, для якого пдключення ЗЕ, що зберга
одиницю або нуль, створю
дисбаланс вхдних сигналв.
Другий тактуючий сигнал Ф2 знма
сигнал "Пдготовка" з пдсилювачв-регенераторв, вони спрацьовують, формуючи у сво
Для наступних операцй читання або запису потрбна наявнсть сигналу
Залежно вд сигналу R/W, нÿ ЛЗЗ пдключаються або до вихдно
Для операцÿ регенерацÿ, що цлком проходить середин ЗП, зв'язку з зовншнми виводами не потрбно, тому для не
Крм режимв запису та зчитування, у динамчних ЗП нод органзують додатков режими, зокрема, режим "зчитування-модифкаця-запис". У цьому режим в одному цикл слово зчиту
ться й знову запису
ться за тою ж адресою, але може бути змнено (модифковано). Такий режим використову
ться в ЗП з корекцúю помилок, наприклад, з застосуванням кодв Хеммнга. У цьому випадку слово з контрольними розрядами зчиту
ться, перевря
ться контрольною схемою при необхдност виправля
ться й знову запису
ться за старою адресою. Тривалсть циклу режиму "зчитування-модифкаця-запис" бльше циклв запису й зчитування, але менше
Динамчн запам'ятовуюч пристро
Сучасн мкропроцесори характеризуються високою швидкодúю. Це вимага
й збльшення швидкост роботи ОЗП, що обмню
ться нформацúю з процесорами. Особливо гостро це завдання поста
перед розробниками динамчних ОЗП, як завдяки максимальнй нформацйнй
мност й низкй вартост займають провдне мсце в склад основно
Останнм часом запропонований ряд варантв динамчних ОЗП пдвищено
Варант FPM
Варант FPM (Fast Page Mode, швидкий посторнковий режим доступу) ефективний, якщо псля звертання до деякого ЗЕ наступне звертання буде до ЗЕ в тому ж рядку. Порвня
мо таку ситуацю з бльш загальною.
При читанн по довльнй адрес старша напвадреса вибира
рядок, потм молодша напвадреса вибира
стовпець у матриц ЗЕ. При цьому спочатку потрбно перезарядити шину вибрки рядка, потм шину вибрки стовпця, що супроводжу
ться вдповдними затримками.
При звертанн до рядка (сторнки), у всх ЗЕ рядка проходять процеси, що вдповдають двом першим фазам повного циклу обмну (по стробу RAS), ц елементи готов до виконання чергових фаз. При звертанн до даних у межах одн㺿 сторнки адреса рядка залиша
ться незмнною, змнюються тльки адреси стовпцв у супровод сигналу строба CAS. Змню
стан фактично тльки група ключв 3 4 (див. рис. 6). Поки не змнився номер сторнки, у циклах обмну виключен деяк етапи, що скорочу
тривалсть циклв.
Часов даграми для режиму FPM представлен на рис. 7. Видно, що час доступу до даних при незмнност адреси рядка RA змнах тльки адреси стовпця скорочу
ться в порвнянн з доступом при повному цикл (з часом доступу при першому звертанн до ЗП). Характерну пропорцйнсть часв першого й наступного звертань до ЗП можна записати в такий спосб: 5-3-3-....
Рис. 7. Часов даграми режиму FPM динамчних ОЗП.
Режим FPM - початок розвитку методв пдвищення швидкодÿ динамчних ЗП. По швидкодÿ його можливост вже набагато перевищен бльш пзнми розробками, проте метод FPM знаходить свою область застосування, вдповдн ЗП дотепер займають досить великий сектор ринку.
Додатков засоби для органзацÿ режиму FPM прост: потрбно лише перевряти приналежнсть чергово
Структури типу EDORAM
Структури типу EDORAM (Extended Data Out RAM, тобто ОЗП з розширеним виводом даних) близьк до структур FPM вдрзняються вд них модифкацúю процесу виводу даних. В EDORAM дан в пдсилювачах-регенераторах не скидаються по закнченн строба
Розроблен EDORAM допускають роботу на частотах до 50 Гц. Так ЗП одержали широке поширення, зокрема через тсну наступнсть з розробленими ранше ЗП типу FPM, замна яких на EDORAM вимага
лише невеликих змн у схем й синхросигналах ЗП.
Структури типу BEDORAM
У структур типу BEDORAM (Burst EDORAM, тобто з пакетним розширеним доступом) мститься додатково чильник адрес стовпцв. При звертанн до групи слв (пакету) адреса стовпця форму
ться звичайним способом тльки на початку пакетного циклу. Для наступних передач адреси творюються швидко за допомогою нкрементування чильника. Характерна пропорцйнсть часв першого й наступного звертань 5-1-1-1 (ма
ться на ваз часто застосовуваний варант з довжиною пакета, що рвна 4). Пам'ять типу BEDORAM не одержала широкого поширення через появу сильного конкурента - синхронних DRAM (SDRAM), у яких не тльки досяга
ться пропорцйнсть часв звертання 5-1-1-1, але й сам часи стотно скорочуються.
Структура типу MDRAM
У структурах MDRAM (Multibank DRAM, багатобанков ОЗП) пам'ять длиться на частин (банки). Звертання до банкв почергове, чим виключа
ться очкування перезаряду шин. Поки зчитуються дан з одного банку, нш мають час на пдготовку, псля яко
Так як процесор найчастше зчиту
дан по послдовних адресах, то ефект прискорення роботи ЗП досяга
ться вже при подл пам'ят всього на два блоки, а саме на один з непарними адресами, ншо
Структури типу SDRAM
Хоча перехд вд базово
В SDRAM синхросигнали пам'ят тсно пов'язан з тактовою частотою системи, у них використову
ться конве
ризаця тракту просування нформацÿ, може застосовуватися багатобанкова структура пам'ят н.
Синхронн DRAM були запропонован в 1994 р. як двобанков системи з триступнчастим конве
ром, що мали пропускну здатнсть 250 Мбайт/с. - ЗП працювали на частот 125 Гц при UСС = 3,3 В топологчнй норм 0,5 мкм. Причому площа кристала (113,7 мм2) практично не вдрзнялася вд площ кристалв звичайних DRAM т㺿 ж
мност.
Для бльш докладного ознайомлення з пам'яттю типу SDRAM розглянемо загальне питання про конве
ризацÿ трактв обробки нформацÿ. Сутнсть конве
ризацÿ поляга
в розбивц трактв обробки нформацÿ на длянки. На рис. 8 показаний тракт обробки даних, що мстить вхдний вихдний регстри й логчну схему мж ними. Виходячи з тези про можливост подач нових вхдних даних тльки псля закнчення обробки старих, одержимо мнмальний перод тактових мпульсв для ц㺿 схеми:
Tmin = tpr + tкл + tSU ,
де tpr - затримка вхдного регстра на шляху "такт-вихд"; tкл - затримка сигналу в комбнацйнй ланц (логчнй схем); tSU - час передвстановки вихдного регстра.
Зменшення Tmin, тобто пдвищення частоти тактових мпульсв, можна домогтися зниженням tкл шляхом розщеплення логчно
Рис. 8. Вихдний (а) конве
ризований (б) тракти обробки нформацÿ.
Застосування конве
ра збльшу
потк нформацÿ вд входу до виходу за одиницю часу, хоча, у той же час, одиниця нформацÿ проходить вд входу до виходу за бльший час, чим у схем без конве
ризацÿ.
У мкросхемах SDRAM зовншн керуюч сигнали фксуються позитивними фронтами тактових мпульсв використаються для генерацÿ команд, що керують процесами в ЗП. Команда ACT (Active) пов'язана з вибором рядка по вдповднй адрес. Команда RED (Read) визнача
адресу першого стовпця для читання даних. Команда PRE (Precharge) пов'язана з етапом предзарядження шин.
Перше слово псля формування адреси з'явля
ться з запзненням на клька тактв (Access Latency). Час доступу при цьому "звичайний", тобто такий, який би вн був в стандартному ЗП. Адреси наступних слв формуються внутршнм лчильником, слова з'являються в кожному такт (рис. 9, а). Щоб прискорити темп появи слв, у пакет органзу
ться триступнчастий конве
р (рис. 9, 6). Роботу конве
ра можна визначити як паралельне функцонування послдовно активзованих блокв. Вдповдно до керування тактами кожний сегмент схеми стовпця працю
в паралель з ншими (рис. 9, в).
В мкросхемах SDRAM передбачають можливсть регулювання запзнювання першого доступу з метою пристосування пам'ят до частотних вимог системи й довжини пакета, у якому слова читаються або записуються в кожному такт псля всього одн㺿 команди.
Рис. 9. Часов даграми (а), триступнчастий конве
р (б) часов спввдношення обробки нформацÿ (в) для синхронних динамчних ОЗП.
До досто
Структури типу RDRAM
Мкросхеми назван по мен фрми-розробника - Rambus (RDRAM - Rambus DRAM). Вони представляють собою байт-послдовну пам'ять з дуже високим темпом передач байтв. Основними нововведеннями архтектурного плану
синхронзаця обома фронтами тактових мпульсв спецальний новий нтерфейс Rambus Channel. Синхронзаця принципово подбна з застосовуваною в SDRAM.
У першй розробц при частот тактових мпульсв 250 Гц отриманий темп передач байтв 500 Гц (2 нс/байт). Надал частот ще пдвищилася в 1,5...3 рази.
нтерфейс Rambus Channel ма
всього 13 сигнальних нй, що значно менше, нж у традицйних мкросхем пам'ят. В нтерфейс нема
спецалзованих адресних нй. Замсть звичайно
RDRAM деально пдходить для графчних мультимедийных додаткв з типовим для них процесом - швидкою видачею довго
Структура DRDRAM
Це близький родич RDRAM, називаний Direct RDRAM (DRDRAM). У цьому рзновид архтектури RDRAM подоланий такий фактор, як великий час запзнювання при першому доступ до даних. Природно, це розширило область використання DRDRAM.
Сьогодн в област швидкодючих DRAM домнують синхронн (SDRAM). Для некомп'ютерних застосувань, що вимагають бльших
мностей пам'ят, ця ситуаця може зберегтися на багато рокв. У комп'ютерних схемах DRDRAM представля
ться сильною альтернативою. Маючи часи першого доступу, так ж як в SDRAM, DRDRAM не деградують по швидкост при довльних завертаннях бльше, нж звичайн синхронн DRAM. Пропускна ж здатнсть у них продовжу
збльшуватися. к мкросхеми DRDRAM з 16-розрядним нтерфейсом (первсн варанти RDRAM риси 8-розрядн). При робот на тактовй частот 400 Гц схемотехнц DDR (Double Data Rate), що передбача
тактування процесв обома фронтами мпульсв, так DRDRAM дають пропускну здатнсть (Bandwidth) середин пакета 1,6 Гбайт/с.
Можна сказати, що в споконвчнй гонц з процесорами ЗП вперше з доганяючих, стали випереджальними, оскльки цифру 1,6 Гбайт/с зараз навряд чи можна використати в системах.
Структура типу CDRAM
У структурах CDRAM (Cached DRAM, кешована DRAM) на одному кристал з DRAM розмщена статична кеш-пам'ять (кеш першого рвня). При цьому кэш забезпечу
швидкий обмн з процесором, якщо нформаця перебува
в кеш, також швидке вдновлення свого вмсту. Остання можливсть пов'язана з тим, що розмщення кешу на одному кристал з DRAM робить зв'язки мж ними внутршнми (реалзованими усередин кристала), в цьому випадку розряднсть шин може бути великою обмн може вдбуватися бльшими блоками даних. Наприклад, в CDRAM фрми Ramtron застосована 2048-розрядна шина для вдновлення вмсту кешу.
Як синонм позначення CDRAM нод використа
ться позначення EDRAM (Enhanced DRAM). Кешування, як завжди, ефективно при виконанн програм, для яких промахи вдносно кэшу досить рдк.
Регенераця даних у динамчних запам'ятовувальних пристроях
Щоб никнути втрати нформацÿ динамчн ЗП мають потребу в постйнй регенерацÿ. Без вдновлення нформаця у вигляд зарядв конденсаторв може збергатися тльки протягом деклькох млсекунд (у сучасних
С це нтервал вд 1 до 15 мс).
Традицйним режимом регенерацÿ
режим рядково
Якщо тривалсть циклу читання tCY, число рядкв матриц ЗП Nр, то на регенерацю даних буде потрбний час tрег = tCYNр. Вдносн втрати часу на регенерацю складуть величину
τрег = (tрег/ Трег)
де Трег - перод повторення операцÿ регенерацÿ.
Наприклад, у ЗП
мнстю 1 Мбт з органзацúю 1Mx1, для якого тривалсть циклу читання дорвню
100 нс, перод регенерацÿ становить 5 мс, втрати часу на регенерацю складуть
τрег = (100∙10-9∙210/5∙10-3) ∙100% = 2%
(210 = 1024 - число рядкв у квадратнй матриц, що мстить М запам'ятовуючих елементв).
Приклад структури контролера регенерацÿ, що правля
цим процесом, наведений на рис. 10. Модуль пам'ят складений з однорозрядних мкросхем, число яких дорвню
розрядност збережених у ЗП слв. Щодо вхдних сигналв вс мкросхеми включен паралельно. У робочому режим модулем правля
процесор, у режим регенерацÿ - контролер. У робочому режим тригери Т1 Т2 скинут. Нульове значення виходу Т2 скида
чильник CTR, блоку
передачу через елемент
-ЧИ строба RASpег по адресному вход А мультиплексора MUX2 забезпечу
передачу на вихд цього мультиплексора адрес вд мультиплексора MUX1.
Рис. 10. Схема контролера динамчного ОЗП.
При цьому модуль пам'ят одержу
сигнали а< 
а< 
Генератор G безперервно генеру
послдовнсть мпульсв, перод слдування яких дорвню
тривалост циклу читання ЗП. Дльник частоти ДЧ знижу
частоту мпульсв генератора так, що на його виход перод повторення мпульсв буде дорвнювати пероду регенерацÿ Трег (складе клька млсекунд). Таким чином, з перодом Трег, на виход ДЧ з'явля
ться мпульс, що змушу
тригер Т1 прийняти одиничний стан нцювати режим регенерацÿ. Одиничне значення сигналу HOLD
сигналом запиту на керування пам'яттю з боку контролера. Цей сигнал надходить на вдповдний вхд процесора. Процесор не може зупинитися митт
во, тому що для переривання виконувано
Останнм часом розроблен сполучен контролери кеш-пам'ят й динамчних ЗП. У деяких ЗП схеми регенерацÿ даних реалзован на самому кристал пам'ят, вд розроблювача не потрбно спецальних заходв щодо органзацÿ цього процесу. Так ЗП називають квазстатичними.
Порвняльн характеристики
Порвняльн характеристики ЗП рзних типв у координатах "максимальна
мнсть - швидкодя" показан на рис. 11, а, б. На рис. 11, наведен параметри деяких втчизняних мкросхем, на рис. 11, б - закордонних оперативних ЗП, для яких у зв'язку з пакетними режимами доступу характерним параметром швидкодÿ
тактова частота. З цлком зрозумлих причин, наводяться данн для порвняно застарлих на даний час мкросхем. Для деяких з цих ЗП в дужках наведен часи доступу.
Рис. 11. Параметри нформацйно
Лтература
1. Гершунский Б.С. - Основы электроники и микроэлектроники - К.: Вища шк., 1987. - 424 с.
2. Угрюмов Е. П. - Цифровая схемотехника - Cанкт<-Петербург, 2004. - 528 с.
3. Шило В. Л. - Популярные цифровые микросхемы. - М.: Ягуар, 1993. Ц63 с.: ил.
4. Internet: Всё о компьютерах [Електронний ресурс] - М.: [200-?]. - Режим доступу: домен сайта скрыт/hard/mem.shtml вльний. - Заголовок з екрану.