Процессор для ограниченного набора команд часть 1 (7)
СОДЕРЖАНИЕ
|
Исходные данные Техническое задание 1. Алгоритм работы процессора1.1 Выбор и обоснование алгоритма 1.2 Техническое описание алгоритма 2. Структурная электрическая схема центральной части ЭВМ 2.1 Выбор и обоснования структурной электрической схемы центральной части ЭВМ 2.2 Техническое описание структурной электрической схемы центральной части ЭВМ 3. Функциональная электрическая схема процессора 3.1 Выбор и обоснование функциональной электрической схемы процессора 3.2 Техническое описание функциональной электрической схемы - операционная часть 3.3 Техническое описание функциональной электрической схемы - правляющая часть 4. Принципиальная электрическая схема РОН и ИАЛУ 4.1 Выбор и обоснование элементной базы 4.2 Используемые цифровые микросхемы и их параметры 4.3 Техническое описание принципиальной электрической схемы РОН 4.4 Техническое описание принципиальной электрической схемы ИАЛУ 5. Расчетная часть 5.1 Проверочный нагрузочный расчет для блока 5.1.1 Проверочный нагрузочный расчет для РОН 5.1.2 Проверочный нагрузочный расчет для ИАЛУ 5.2 Расчет потребляемой мощности блока 5.2.1 Расчет потребляемой мощности РОН 5.2.2 Расчет потребляемой мощности ИАЛУ 5.3 Расчет надежности для блока 5.3.1 Расчет надежности для РОН 5.3.2 Расчет надежности для ИАЛУ Заключение Литература |
2 3 5 5 5 9 9 9 11 11 11 12 20 20 22 29 30 32 32 32 32 33 33 33 33 33 33 35 36 |
ИСХОДНЫЕ ДАННЫЕ
Операции:
<- сложение;
<- вычитание;
- множение;
- И;
- ИЛИ;
- сложение по модулю два;
- запись;
- загрузка;
- П по флагу;
- БПВ;
- ОСТАНОВ.
Режимы адресации:
<- прямая;
- Регистровая;
-
- стековая.
1.1.1 Адресность команд - 2
1.1.1.1 Форма представления числа - фиксирования точка
Разрядность чисел - 32
Объем ОЗУ - 16 Мбайта
Количество РОН - 8
Ширина выборки из ОЗУ - 2 байта
Тип АЛУ - многофункциональное
Критерий проектирования - максимальное быстродействие
Устройство правления - У и у АЛУ с программируемой логикой с регулярной адресацией
ТЕХНИЧЕСКОЕ ЗАДАНИЕ
1. Основание для проведения работ
Выполнение курсового проекта по ТиП ЭВМ в соответствии с учебным планом.
2. Наименование разрабатываемого изделия
Процессор для ограниченного набора команд.
3. Заказчик и исполнитель
3.1 Заказчик: Кафедра ВТ МГИРЭА (ТУ)
3.2 Исполнитель: Студенты гр. ВСС-2-93
Терехов Дмитрий Александрович
Терехова Ольга Николаевна
4. Технические требования
4.1 Форматы команд
Для выполнения заданных в курсовом проекте операций используются следующие форматы команд:
|
КОП |
R1 |
Rb |
Rx |
Д |
0 4 5 7а 8 10 11 13 14 31
Формат RX - совмещение регистрового и относительного с базированием и индексированием режимов адресации
|
1.2 |
R1 |
Adr |
0 4 5 7 8 31
Формат RS - использование прямого и регистрового режимов адресации
|
1.3 |
1.4 |
0 4а 5 28а
S - прямой режим адресации
|
КОП |
0 4
Безадресная команда - использование только кода операции, необходима для операции ОСТАНОВ
1разряд КОП - казывает выполняется операция в АЛУ или вне его.
1 разряд=0 действия выполняются в АЛУ.
1 разряд=1 действия выполняются вне АЛУ.
2 разряд КОП - казывает на режимы адресации.
Если операция выполняется в АЛУ
2 разряд=0 использование RX при сложении, вычитании и множении.
2 разряд=1 использование RS при логических операциях.
Если операции выполняются вне АЛУ
2 разряд=0 формат RS при записи и загрузке.
2 разряд=1 формат S при переходах.
3 и 4 разряды казывают на конкретный тип операции.
4.2 Система счисления
Используются числа с фиксированной точкой в дополнительной коде
|
1.5 |
1.6 |
а 0 1 31
При выполнении арифметических операций используется модифицированный дополнительный код.
При выполнении логических операций используются числа без знака
|
ПОЛЕ ЧИСЛА |
0 31
4.3 Система команд и правила их выполнения
|
1.7 Операция |
Формат |
КОП |
1.8 Описание |
|
1.9 |
RX |
|
R1м (R1 ) + ОЗУ[Aисп] исп = (Rb)+(Rx)+D |
|
Вычитание |
RX |
1 |
R1м (R1 ) + ù ОЗУ[Aисп] исп = (Rb)+(Rx)+D |
|
Умножение |
RX |
10 |
R1м (R1 ) ´ ОЗУ[Aисп] исп = (Rb)+(Rx)+D |
|
И |
RS |
00100 |
R1м (R1 ) Ù ОЗУ [Adr] |
|
ИЛИ |
RS |
00101 |
R1м (R1 ) Ú ОЗУ [Adr] |
|
Å |
RS |
00110 |
R1м (R1 ) Å ОЗУ [Adr] |
|
Запись |
RS |
01 |
ОЗУ [Adr]м (R1 ) |
|
Загрузка |
RS |
01001 |
R1м ОЗУ [Adr] |
|
БПВ |
S |
01100 |
СТЕК м (СК) (СК)м адрес переход |
|
УП по флагу |
S |
01101 |
(СК)м адрес перехода |
|
ОСТАНОВ |
|
1 |
Останов системы |
а
4.4 Тип АЛУ - многофункциональное.
4.5 Ширина выборки из ОЗУ - 2 байта.
4.6 Емкость ОЗУ - 16 Мбайта
4.7 Используются 2 правляющих автомата - для АЛУ и для общего правления с программируемой логикой и с регулярной адресацией.
4.8 Критерий проектирования - максимальное быстродействие.
4.9 Требования к элементной базе - максимальная функциональная полнота.
Использование технологии ТТЛШ.
5. Требования к надежностным характеристикам
1. АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА
1.1 Выбор и обоснование алгоритма
Для добства проектирования вычислительного устройства необходимо разработать алгоритм. Вычислительный процесс разбивается на шаги, каждый шаг изображается в виде блока, весь вычислительный процесс в виде последовательности блоков. Исходя из заданного критерия проектирования выберем алгоритм работы процессора, при котором должно обеспечиваться максимальное быстродействие, следует отметить, что графическое изображение алгоритма должно точно и четко отображать вычислительный процесс, являясь наглядным способом документирования процесса описания решения задания с помощью процессора. Таким образом, при выполнении арифметических или логических операций, также при использовании индексного Лу данные в регистры будут заноситься одновременно, это обеспечивается за счет наличия двух портов при обращении и при считывании из РОН. За счет такого фактора значительно повышается быстродействие работы процессора. Отметим также, так как при проектировании используются два правляющих автомата, то функционирование процессора будет приведено на двух схемах алгоритма- разделение для логических и арифметических операций выполняемых АЛУ и для остального функционирования
1.2 Техническое описание алгоритма
При начале функционирования процессора производится установка в нулевое состояние счетчика стека - дно стека, становка счетчика команд в начальное состояние равное 1610, т.е. первая команда будет выбрана из ОЗУ по адресу 1610. На регистр адреса ОЗУ засылается значение адреса СТК и по данному адресу выбирается и пересылается команда в старшие 16 разрядов RGbuf, инкремент СТК (операторная вершина F12). После величения счетчика команд идет проверка на максимальное значение, при максимуме выставляется флажок и происходит переход на ОСТАНОВ. Далее производится довыборка команды в младшие разряды аналогичным путем. Команда пересылается в RGK, происходита дешифрация команды и производится формирование исполнительного адреса.
Команды формата RX.
Для формата RX проверяются на нуль поля Rb и Rx, в случае равенства нулю на RGadr пересылается значение поля D (операторная вершина X15) и А2исп будет сформирован.
В случае Rb =0, то на RG2IALU засылается операнд из РОН, адрес которого казан по полю Rxа в RGK (операторная вершина АB18), производится сложение данного регистра и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2исп в RGadr.
В случае Rx =0, то на RG1IALU засылается операнд из РОН, адрес которого казан по полю Rb в RGK (операторная вершина Y17), производится сложение данного регистра и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2исп в RGadr.
В случае Rb¹0 и Rx¹0, то на RG1IALU заносится значение РОН, адрес которого берется из поля Rb, а на RG2IALU заносится значение РОН, адрес которого берется по полю Rx (операторная вершина M17). В RGadr суммируются содержимое регистров (операторная вершина M18) и при отсутствии переполнения происходит сложение полученной суммы со значением поля D, таким образом, получаем А2исп.
После формирования исполнительного адреса, данные для выполнения операций выдаются на шины, затем заносятся в соответствующие регистры АЛУ (операторная вершина АE45), далее происходит дешифрация кода операции 3 и 4 бита для определения конкретного типа операции.
Операнды представлены в дополнительном коде.
Сложение.
Выполняется сложение содержимого регистров АЛУ с записью результат в RGres. При наличии переполнения выставляется соответствующий флажок в RGf и процессор переходи в режим ОСТАНОВ. При отсутствии переполнения выставляется флажок, говорящий о положительном или отрицательном значении данных, также проверяется словие на нулевой результат (операторная вершина E19) с выставлением соответствующего флажка. После этого результат выдается на шину и затем заносится в соответствующий РОН (операторная вершина D22).
Вычитание.
Операция вычитание заменяется операцией сложения, однако, второе слагаемое инвертируется, на сумматор подается входной перенос (операторная вершина K11). Так как операция сводится к сложению, дальнейшие действия повторяются в порядке казанном выше начиная с проверки на переполнение.
Умножение.
При множении счетчик циклов станавливается в значение равное 3110 и в нуль станавливается RGres (операторная вершина AA8). Младший разряд RG1ALU - множитель проверяется на равенство единице. При равенстве суммируется значениеЦ множимое со значением регистра результата. Далее, также и при равенстве нулю младшего разряда множителя происходит сдвиг вправо на один разряд RG1ALU и RGres (операторная вершина Y14). Затем проверяется значение счетчика циклов на равенство нулю, при отсутствии нуля повторяется цикл с операторной вершины AA11. При становке счетчика циклов в нулевое состояние проверяется словие на положительное или отрицательное значение множителя, если множитель отрицательное число, то произведение чисел дополнительного кода получается прибавлением поправки к произведению дополнительных кодов сомножителей (поправка - проинвертируемое множимое и подача на сумматор входного переноса). После выполнения множения результат необходимо округлить (операторная вершина Y21), к значению результата прибавляется ранее сдвинутый младший 32 разряд.
Команды формата RS.
Логические операции.
RGadr загружается содержимым поля RGK(8:31), адрес передается на регистр адреса ОЗУ, по которому на буферный регистр заносятся данные, сначала старшие, затем младшие разряды. В RG1ALU заносятся данные из буфера, на RG2ALU заносятся данные из РОН (РОН выбирается по полю R1),операнды из буфера и из РОН выдаются на шины ШД0 и ШД1, а затем же непосредственно в регистры индексного АЛУ - операторная вершина АР18. Далее дешифрация 3 и 4 бита кода операции.
После дешифрации выполняются логические операции И (операторная вершина T4), ИЛИ (операторная вершина Z4) и сложение по модулю два (операторная вершина AG4). Каждая операция при завершении проверяется на равенство результата нулевому значению, затем содержимое RGres переносится в соответствующий РОН через шину данных.
Запись.
По данной команде производится запись из РОН, адрес которого казан в поле R1, в ОЗУ[Adr].
В СТadr заносится адрес ячейки памяти. В регистр буфера из РОН пересылается операнд, затем из СТadr содержимое пересылается в регистр адреса ОЗУ, в регистр слова ОЗУ пересылаются старшие 16 разрядов (вершина M37), СТadr увеличивается на единицу, проверяется на максимальное значение. При отсутствии максимума в ОЗУ передаются младшие 16 разрядов (M46). При полном заполнении СТadr, выставляется флажок о переполнении и переход на ОСТАНОВ.
Загрузка.
Загрузка операнда производится из ячейки ОЗУ по адресу, занесенному в регистр адреса ОЗУ из CTadr (вершина Т37) в один из РОН. Загрузка производится через буферный регистр (вершина Т40) сначала старших, затем младших разрядов. Из буфера 32 разрядный операнд передается в РОН, адрес которого казан по полю R1 (операторная вершина Т51).
Команды формата S.
Условный переход по флагу.
анализируется флаг Z, характеризующий нулевое значение результата, флаг вырабатывается в АЛУ. При наличии этого флажка в СТК заносится адрес перехода (вершина В34), взятый по полю Adr из RGK. В противном случае переход на начало.
Безусловный переход с возвратом.
Для выполнения данной команды используется стек, находящийся в ОЗУ. казателем стека является СТST. При получении КОП данной команды СТК заносится в буферный регистр (вершина F33). Содержимое СТST заносится в регистр адреса ОЗУ, старшие разряды RGbuf заносятся в регистр слова ОЗУ (вершина F36). СТST величивается на единицу, проверяется на переполнение и при отсутствии его происходит повтор, начиная с заноса содержимого СТST в регистр адреса ОЗУ (операторная вершина F46). СТST увеличивается на единицу, проверяется на переполнение, при отсутствии переполнения в счетчик команд заносится адрес перехода, взятый из RGK по полю Adr [5:28].
Останов.
При проверке 0-го разряда КОП и равенстве его единице выставляется в единичное состояние триггер END (вершина C26) и процессор заканчивает обработку программ.
2. СТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙ ЧАСТИ ЭВМ
2.1 Выбор и обоснование структурной электрической схемы
Для построения схем других типов, также для общего ознакомления с изделием необходима структурная электрическая схема. Определяется основной состав центральной части ЭВМ. Особенностями разработки процессора: будут использованы регистры общего назначения с доступом по двум портам (один порт только на чтение), используются два стройства правления с программируемой логикой (общее У и местный правляющий автомат для АЛУ). Центральная часть (ОЗУ + ЦП) также содержит АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf.
2.2 Техническое описание структурной электрической схемы
В состав центральной части ЭВМ, представленной на структурной схеме входят следующие компоненты:
рифметико-логическое стройство состоит из двух регистров для приема и фиксации исходных операндов RG1ALU и RG2ALU, причем RG2ALU имеета кроме прямых выводов также инверсные выходы, сумматора для выполнения арифметических операций, регистра результата RGALURES. RG1ALU и RG2ALU являются сдвиговыми. Содержатся логические элементы для выполнения операций И, ИЛИ, исключающее ИЛИ. CTsycl служит для счета циклов при операции множения. В состав АЛУ также входят комбинационные схемы, формирующие флаги о переполнении, о знаке и о нулевом результате.
RGALURES имеет 32 разрядом триггер, предназначенный для округления результата при множении.
ЛУ содержит собственный управляющий автомат с программируемой логикой с регулярной адресацией содержащий, предназначенный для формирования необходимой последовательности управляющих сигналов для функциональных злов АЛУ и осведомительных сигналов для общего правляющего стройства.
RON - регистры общего назначения. Предназначены для хранения данных, модификаторов, необходимых для вычисления исполнительного адреса для обращения к ОЗУ.
УУ - стройство правления с программируемой логикой с регулярной адресацией. Формирует последовательности правляющих сигналов для всех функциональных злов процессора и осведомительных сигналов чтения и записи для ОЗУ.
СТК - счетчик адреса команды предназначен для вычисления продвинутого адреса команды. Имеет 22 разряда.
RGK - регистр команд предназначен для хранения выполняемой команды. На своем выходе имеет комбинационные схемы для проверки недопустимости 0-го РОН в качестве места хранения модификаторов для вычисления исполнительных адресов.
RGbuf - буферный регистр для приема с 16-разрядной ШД, накопления и выдачи на 32-разрядную ШД0 и выдачи на ШД1 обратного действия.
СТST - казатель стека.
Индексное АЛУ предназначено для вычисления исполнительного адреса. Включает два регистра RG1IALU и RG2IALU для приема и фиксации модификаторов из РОН. Сумматор складывает содержимое регистров и прибавляет к ним смещение поступающее сразу из RGK. Результат записывается в регистр адреса. CTadr предназначен для принятия, хранения, передачи и при необходимости работы в счетном режиме, адресов на ША, рассчитанных самом ИАЛУ, принятых из RGK.
Внутри процессора имеются внутренние шины данных ШД0 и ШД1. Они предназначены для одновременной выдачи в ИАЛУ и в АЛУ данных - работа с двухпортовый РОН. Это значительно повышает быстродействие, что обеспечивает требуемый критерий проектирования.
3. ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА
ПРОЦЕССОРА
3.1 Выбор и обоснование функциональной электрической схемы
Функциональная схема поясняет процессы, происходящие в проектируемом процессоре. На данной схеме показаны функциональные злы, частвующие в процессе, и связи между этими узлами. Функциональная схема строится на основе структурной электрической схемы, и дает возможность для дальнейшего построения принципиальной электрической схемы как отдельного блока, так и стройства в целом.
В виду того, что необходимо максимальное быстродействие используется двухпортовый РОН, в связи с этим внутри процессора имеются две шины данных ШД0 и ШД1, причем ШД1 работает только на чтение.
Так как ширина выборки из ОЗУ равна 16 бит, ширина внутренней шины данных 32 разрядная, необходимо использовать буферный регистр. Для правления в схеме используются два управляющих стройства, общее У и местный у для АЛУ. Для выполнения арифметических и логических операций служит АЛУ, для вычисления адреса предназначено индексное АЛУ. Для вычисления продвинутого адреса служит CTK, а для работы со стеком CTST.
Взаимодействие функциональных блоков между собой рассмотрим в техническом описании функциональной электрической схемы.
3.2 Техническое описание функциональной электрической схемы - операционная часть
При поступлении данных на ШД RGbuf записывает и накапливает 32 разряда и выдает на ШД0, Эта команда поступает на RGK, КОП отсылается у У и на основании этого начинается работа с определенным блоком.
DMX0 пропускает данные на ШД0 или на ШД1.
MUX1 и DC предназначены для выбора одного из РОН.
MUX11 и MUX12 нужны для выдачи на одну из шин данных содержимого одного из РОН.
При работе со стеком включается в работу CTST, который после инициализации величивается на единицу и показывает свободную ячейку памяти. Адрес из него поступает на ША, так как он 4-х разрядный, то старшие разряды всегда нули.
MUX3 пропускает на СТК начальный адрес равный 1610 или адрес взятый из поля RGK[5:28]. СТК выдает данные на ША и при необходимости на ШД0 через DMX1.
В RG1IALU и RG2IALU данные поступают с двух шин одновременно, с ШД0 и ШД1, выдаются через соответствующие мультиплексоры на SMIALU.
MUX4 пропускает данные на SMIALU с RG1IALU, с CTadr и из поля RGK[14:31].
MUX5 пропускает данные с RG2IALU и из поля RGK[14:31].
MUX6 принимает данные от сумматора IALU, из поля RGK[14:31] и адреса от RGK.
DMX2 выдает данные от CTadr и выдает на ША или обратно н SMIALU, для продолжения операции вычисления исполнительного адреса.
RG1ALU и RG2ALU принимают операнды с двух шин одновременно, с ШД0 и ШД1.
MUX7 и MUX8 передают операнды на SMALU, причем MUX7 пропускает прямое или инверсное значение RG2ALU, а MUX8 пропускает операнд из RG1ALU или с RGres при множении.
MUX9 предназначен для правления переносами, идущими в SMALU. При отсутствии переноса, пропускается нуль, единица пропускается при коррекции множения и при округлении пропускается значение, становленное в триггере Т.
MUX10 необходим для пропуска на RGres данных из сумматора при выполнении арифметических операций или данных из логик при выполнении логических операций И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ.
RGres и RG1ALU являются сдвиговыми регистрами, необходимо при выполнении множения, причем для сохранения знака в RG1ALU при сдвиге вправо нулевой разряд переписывается обратно на свое место, при сдвиге RGres для сохранения знака, нулевой разряд переписывается из RG2ALU.
DMX3 выдает данные из АЛУ на ШД0 или обратно в АЛУ, для выполнения дальнейших операций.
Логические элементы, стоящие на выходе RGres и на выходе SMALU отвечают за формирование флагов, характеризующих результат арифметических и логических операций.
Логические элементы, стоящие на выходе RGK отвечают за формирование флагов, характеризующих 0-й РОН при вычислении исполнительного адреса.
3.3 Техническое описание функциональной электрической схемы - правляющая часть
Оба стройства правления выполнены по схеме с регулярной адресацией. В этой схеме при разветвлении процесса, один адрес на единицу больше, чем текущий, второй адрес - произвольный. Элементом "вычисляющим" адрес, является счетчик СТ1 и СТ2, правляемый сигналом, являющимся входным для У. В зависимости от значения входного сигнала счетчик либо прибавляет единицу к значению, которое хранилось в счетчике и являлось текущим адресом, либо загружается значением адреса из управляющей памяти. Элемент по модулю 2 позволяет инвертировать значение входного сигнала, что облегчает распределение микроинструкций.
MUX2 и MUX13 предназначены для пропускания одного из осведомительных сигналов.
ROM1 и ROM2 - ПЗУ, на которые подаются адреса для выбора одного из правляющих сигналов
|
S |
Y |
H |
e |
S' |
Sа <- является адресом для ПЗУ и определяет, какой из правляющих сигналов будет выбран
S'а <- содержит адрес перехода микропрограммы
Yа <- состоит из сигналов управления работой процессора
е <- правляет работой исключающего ИЛИ
Н -подается на мультиплексор У, позволяет пропустить либо один из битов набора опознавательных сигналов, либо нулевой сигнал. Наличие этого сигнала позволяет осуществлять безусловные переходы
Управляющие сигналы для У
у1.1 - запись в RGbuf
y1.2 - Выдача из RGbuf
y1.3 - направление
y1.4 - выбор ст/мл разрядов
y1.5 - RESET
y1.6 - Запись в RGK
y1.7 - START ALU
y1.8 - +1 CTST
y1.9 - правление MUX1
y1.10 - правление DMX0
y1.11 - правление MUX3
y1.12 - запись в CTK
y1.13 - +1 CTK
y1.14 - правление DMX1
y1.15 - запись порт0
y1.16 - чтение порт0
y1.17 - чтение порт1
y1.18а <- запись в RG1IALU
y1.18' - запись в RG12ALU
y1.19 - правление
y1.20 - MUX4
y1.21 <- управление MUX5
y1.22 - правление
y1.23 - MUX6
y1.24 - запись в CTadr
y1.25 - +1 CTadr
y1.26 - правлениеDMX2
y1.27 - чтение из ОЗУ
y1.28 - запись в ОЗУ
y1.29 - запись в триггер ТО0
y1.30 - запись в триггер ТО1
y1.31 - запись в триггер ТО2
y1.32 - запись в триггер ТО3
Осведомительные сигналы для УУ
x1.1 - START
x1.2 - XRAM
x1.3 - RAM
x1.4 - CTK (224)
КОП
x1.10 - CTST (15)
x1.11 - CTadr (224)
x1.12 - проверка на нулевые РОН базового и индексного регистра
x1.13 - проверка на нуль РОН базового регистра
x1.14 - проверка на нуль РОН индексного регистра
x1.15а <- переполнение IALU
x1.16 - End or Stop ALU
x1.17 - Srop ALU
x1.18 - TZ
Управляющие сигналы А
y2.1 - RESET
y2.2 - запись в RG1ALU и в RG2ALU
y2.3 - праление
y2.4 - MUX7
y2.5 - правление MUX8
y2.6 - правление
y2.7 - MUX9
y2.8 - правление
y2.9 - MUX10
y2.10 - Обнуление и запись в CTcycl
y2.11 - Stop ALU
y2.12 - правление DMX3
y2.13 - запись в триггер Т, сдвиг RG1ALU и RGres, -1 CTcycl
y2.14 - запись в TS
y2.15 - запись в TZ
y2.16 - запись в ТО
y2.17 - запись в RGres
y2.18 - End ALU
Осведомительные сигналы для УА
x2.1 - 2 разряд КОП
x2.2 - 3 разряд КОП
x2.3 - 4 разряд КОП
x2.4 - переполнение ALU
x2.5 - анализ результата на нуль
x2.6 - анализ 31 разряда RG1ALU
x2.7 - CTcycl (0)
x2.8 - анализ 0 разряда RG1ALU
x2.9 - Start ALU
Для анализа правляющих автоматов приведен алгоритм в закодированном виде.
3.3.1 Таблица прошивки памяти для
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
|
|
|
y1 |
y2 |
y3 |
y4 |
y5 |
y6 |
y7 |
y8 |
y9 |
y10 |
y11 |
y12 |
y13 |
y14 |
y15 |
y16 |
y17 |
y18 |
|
m1 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
m2 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
m3 |
|
|
0 |
1 |
0 |
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
1 |
|
|
m4 |
|
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
1 |
|
|
m5 |
|
|
|
|
|
|
|
1 |
1 |
|
|
|
|
|
|
|
1 |
|
|
m6 |
|
|
|
|
|
|
|
0 |
0 |
|
|
|
|
|
|
|
1 |
|
|
m7 |
|
|
|
|
|
|
|
0 |
0 |
|
|
|
|
|
|
|
1 |
|
|
m8 |
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|
m9 |
|
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
|
|
1 |
|
|
|
|
1 |
|
|
m10 |
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
m11 |
|
|
1 |
0 |
1 |
0 |
1 |
0 |
0 |
|
|
1 |
|
|
|
|
1 |
|
|
m12 |
|
|
0 |
0 |
1 |
1 |
0 |
0 |
0 |
|
|
1 |
|
|
|
|
1 |
|
|
m13 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
m14 |
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
1 |
|
|
|
m15 |
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
m16 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
m17 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
m18 |
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
m19 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
4. ПРИНЦИПИАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА
РОН и ИАЛУ
4.1 Выбор и обоснование элементной базы
Выбор элементной базы производится исходя из задания на разработку, то есть исходя из основного назначения и критерия на проектирование.
Для конкретного выбора элементной базы необходимо рассмотреть несколько различных серий. Наиболее широкое распространение в современной аппаратуре получили серии микросхем ТТЛ, ТТЛШ, ЭСЛ и схемы на КМОП-структурах. Опыт показал, что эти цифровые микросхемы отличаются лучшими электрическими параметрами, добны в применении, имеют более высокий ровень интеграции и обладают большим функциональным разнообразием. На основании вышесказанного составим сравнительную таблицу некоторых электрических параметров этих серий.
Таблица 4.1
|
Наименование параметра |
ТТЛ |
ТТЛШ |
ЭСЛ |
КМОП |
|
Потребляемая мощность, мВт |
5<-40 |
1-19 |
25-70 |
0,0025 на 1 Гц |
|
Задержка распространения сигнала при включении, нс |
9<-70 |
5-20 |
1,3-2,9 |
3,5-45 |
|
Задержка распространения сигнала при выключении, нс |
9<-70 |
4,5-20 |
1,3-2,9 |
3,5-45 |
|
Диапазон рабочих температур, |
-60... +125 |
-60... +125 |
-10... +75 |
-40... +125 |
|
Напряжение питания, В |
510% |
510% |
-5,25% |
1010% |
|
Выходное напряжение низкого ровня, В |
0,4 |
0,4-0,5 |
-0,81... -1,02 |
0,3-2,9 |
|
Выходное напряжение высокого ровня, В |
2,4 |
2,5 |
-1,62... -1,85 |
7,2-8,2 |
|
Нагрузочная способность |
10 |
10-30 |
10 |
50 |
|
Частота переключения триггеров, Гц |
До35 |
до130 |
до300 |
До125 |
|
Помехоустойчивость, В |
0,4 |
0,3-0,4 |
0,12-0,15 |
1,5 |
|
Работа переключения (Р* |
30<-100 |
4-57 |
30-50 |
0,008-0,1 |
|
Входной ток низкого ровня, мА |
-0,1...-2 |
-0,1...-2 |
0,25-3 |
-5*10-5 |
|
Входной ток высокого ровня, мА |
0,02-0,04 |
0,02-0,05 |
0,5мкА |
0,05мкА |
Пронализировав таблицу и сопоставив данные заданием, можно сказать, что для курсового проекта отдадим предпочтение более быстродействующим серияма ТТЛШ и ЭСЛ, КМОП. Недостатком ЭСЛ является их повышенная потребляемая мощность. Отметим также, что цифровые микросхемы ТТЛШ остаются основой построения вычислительных стройств, также эта серия отличается наибольшим диапазоном выбора микросхем. Широкое применение получили микросхемы, в которых используются диоды и транзисторы с эффектом Шотки. Использование диодов Шотки позволило меньшить потребляемую мощность и время задержек. К достоинствам ТТЛ микросхем можно отнести высокий ровень схемно-технологической отработанности, и, как следствие, высокий процент выхода годных микросхем. Также микросхем ТТЛШ отличает широкий функциональный набор элементов.
Рассмотрим сравнительные характеристики для микросхем типа ТТЛШ для более детального их изучения.
Таблица 4.2
|
Наименование параметров |
533, < |
530, 531 |
1533 |
1531 |
|
Входной ток низкого ровня, мА |
-0,4 |
2 |
-0,2 |
-0,6 |
|
Входной ток высокого ровня, мА |
0,02 |
0,05 |
0,02 |
0,02 |
|
Выходное напряжение низкого ровня, В |
0,4 |
0,5 |
0,4 |
0,5 |
|
Выходное напряжение высокого ровня, В |
2,5 |
2,5 |
2,5 |
2,5 |
|
Выходной ток низкого ровня, мА |
4 |
20 |
4 |
20 |
|
Выходной ток высокого ровня, мА |
-0,4 |
-1 |
-0,4 |
-1 |
|
Нагрузочная способность |
10 |
10 |
10 |
30 |
|
Задержка распространения сигнала при включении, нс |
20 |
5 |
4 |
2,7 |
|
Задержка распространения сигнала при выключении, нс |
20 |
4,5 |
4 |
2,7 |
|
Помехоустойчивость, В |
0,3 |
0,3 |
0,4 |
0,3 |
|
Частота переключения триггеров, Гц |
25 |
75 |
30 |
100 |
|
Uпит |
5,5 |
6 |
6 |
6 |
|
Uвх max, B |
5,5 |
5,5 |
5,5 |
5,5 |
|
Uвх min, B |
-0,4 |
-0,4 |
-0,4 |
-0,4 |
|
Напряжение питания, В |
510% |
510% |
510% |
510% |
|
Потребляемая мощность, мВт |
3,8 |
19 |
1 |
4 |
|
Температура,
|
-6Е+125
(1533,530,М530,1531)
-1Е+70 (К,КП531,КР1533,КР1531) |
анализируя таблицу ТТЛШ серий, скажем, что для проектирования злов взяты наиболее быстродействующие микросхемы КР531 и 1531, а также маломощные, серии 533 и 1533.
4.2 Используемые цифровые микросхемы и их параметры
4.2.1
153ИР34 - два четырехразрядных буферных регистра с третьем Z - состоянием. Каждый из регистров имеет четыре входа и четыре выхода, вход сброса R и выход разрешения вывода ЕО. Когда на вход разрешения записи РЕ подано напряжение высокого ровня, то данные со входов D проходят на выход Q, если на выводе
а<- высокий.
Таблица состояний
| Входы |
Выход |
|||
|
|
|
РЕ |
D |
Q |
|
1 |
х |
х |
x |
Z |
|
0 |
0 |
х |
х |
0 |
|
0 |
1 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
|
0 |
1 |
0 |
x |
Q0 |
|
|
24 - питание 12 - общий Технические параметры: Рпот =150мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс |
4.2.2 КР53ИД14 - два дешифратора-демультиплексора. Имеется два адресных входа А0 и А1. Если дешифратор работает в режиме демультиплексора, то вход разрешения ЕО принимает данные.
Таблица состояний
| Входы | Выходы | |||||
|
|
0 |
1 |
|
|
|
|
|
0 |
0 |
0 |
0 |
|
|
|
|
1 |
0 |
0 |
1 |
|
|
|
|
0 |
1 |
0 |
|
0 |
|
|
|
1 |
1 |
0 |
|
1 |
|
|
|
0 |
0 |
1 |
|
|
0 |
|
|
1 |
0 |
1 |
|
|
1 |
|
|
0 |
1 |
1 |
|
|
|
0 |
|
1 |
1 |
1 |
|
|
|
1 |
|
|
16 - питание 8 - общий Технические параметры: Рпот =450мВт t1.0зд.р. не более 12 нс t0.1зд.р. не более 15 нс |
4.2.3 53ИМ6 - четырехразрядный полный двоичный сумматор с скоренным переносом. Сумматор принимает два четырехразрядных слова по входам АЕА3 и ВЕВ3, по входу Сn сигнал входного переноса. Сумма разрядов входных слов появляется на выходах SЕS1. На выходе Сn<+1 выделяется сигнал выходного переноса. В состав сумматора входит схема скоренного переноса.
|
|
16 - питание 8 - общий Технические параметры: Рпот =170мВт t1.0зд.р. не более 24 нс t0.1зд.р. не более 24 нс |
4.2.4
КР53КП11 - четыре одинаковых двухвходовых мультиплексора MSaЕMSd, имеют вход I1 и I2.
Для их выбора служит вход адреса данных.
Таблица состояний
| Входы |
Выход |
|||
|
|
S |
I1 |
I2 |
Y |
|
1 |
x |
x |
x |
Z |
|
0 |
0 |
0 |
x |
0 |
|
0 |
0 |
1 |
х |
1 |
|
0 |
1 |
x |
0 |
0 |
|
0 |
1 |
x |
1 |
1 |
|
|
16 - питание 8 - общий Технические параметры: Рпот =400мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс |
4.2.5
КР53КП2 - двойной четырехвходовый мультиплексор, имеющий общие адресные входы выбора S0 и S1. Имеются два входа разрешения 
аи 
адля каждого мультиплексора с активным низким ровнем напряжения.
Таблица состояний
| Входы |
Выход |
||||||
|
S0 |
S1 |
|
I1 |
I2 |
I3 |
I4 |
Y |
|
х |
х |
1 |
х |
х |
х |
х |
0 |
|
0 |
0 |
0 |
0 |
х |
х |
х |
0 |
|
0 |
0 |
0 |
0 |
х |
х |
х |
1 |
|
1 |
0 |
0 |
х |
0 |
х |
х |
0 |
|
1 |
0 |
0 |
х |
1 |
х |
х |
1 |
|
0 |
1 |
0 |
х |
х |
0 |
х |
0 |
|
0 |
1 |
0 |
х |
х |
1 |
х |
1 |
|
1 |
1 |
0 |
х |
х |
х |
0 |
0 |
|
1 |
1 |
0 |
х |
х |
х |
1 |
1 |
|
|
16 - питание 8 - общий Технические параметры: Рпот =350мВт t1.0зд.р. не более 30 нс t0.1зд.р. не более 31 нс |
4.2.6
153ИЕ7 - четырехразрядный реверсивный счетчик с предварительной записью.
Установка счетчика в нулевое состояние осуществляется подачей на вход сброса R высокого ровня напряжения.
Вход разрешения параллельной загрузки 
CU и на меньшение CD.
Таблица состояний
| Режим | Входы | Выходы | ||||||||||||
|
R |
|
CU |
CD |
D0 |
D1 |
D3 |
D4 |
Q1 |
Q2 |
Q3 |
Q4 |
|
|
|
| Сброс |
1 |
х |
х |
0 |
х |
х |
х |
х |
0 |
0 |
0 |
0 |
1 |
0 |
|
1 |
х |
х |
1 |
х |
х |
х |
х |
0 |
0 |
0 |
0 |
1 |
1 |
|
| Парал.
загрузка |
0 |
0 |
х |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
0 |
0 |
х |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
|
0 |
0 |
0 |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|
|
0 |
0 |
1 |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
Счет на увелич. |
0 |
1 |
/p> |
1 |
х |
х |
х |
х |
Счет на величение |
1 |
1 |
|||
|
Счет на уменьш. |
0 |
1 |
1 |
/p> |
х |
х |
х |
х |
Счет на меньшение |
1 |
1 |
|
|
16 - питание 8 - общий Технические параметры: Рпот =120мВт t1.0зд.р. не более 42 нс t0.1зд.р. не более 38 нс |
4.2.7
КР53ИД7 - двоично-десятичный дешифратор-демультиплексор, преобразующий трехразрядный код АЕА7 в напряжение низкого ровня, появляющееся на одном из восьми выходов 
аи 
адействует напряжение низкого ровня, на входе Е3 - высокого.
Таблица состояний
| Входы | Выходы | ||||||||||||
|
|
|
Е3 |
0 |
1 |
2 |
|
|
|
|
|
|
|
|
|
0 |
х |
х |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
х |
1 |
х |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
х |
х |
0 |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
|
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
|
|
16 - питание 8 - общий Технические параметры: Рпот =370мВт t1.0зд.р. не более 12,5 нс t0.1зд.р. не более 9 нс |
4.2.8
К53КПП -а восьмиканальный мультиплексор. Имеет вход разрешения 
Таблица состояний
| Входы | Выходы | ||||
| Выбор |
|
Y | 
|
||
|
S2 |
S1 |
S0 |
|||
|
x |
x |
x |
1 |
0 |
1 |
|
0 |
0 |
0 |
0 |
I1 |
|
|
0 |
0 |
1 |
0 |
I2 |
|
|
0 |
1 |
0 |
0 |
I3 |
|
|
0 |
1 |
1 |
0 |
I4 |
|
|
1 |
0 |
0 |
0 |
I5 |
|
|
1 |
0 |
1 |
0 |
I6 |
|
|
1 |
1 |
0 |
0 |
I7 |
|
|
1 |
1 |
1 |
0 |
I8 |
|
|
|
16 - питание 8 - общий Технические параметры: Рпот =350мВт t1.0зд.р. не более 18 нс t0.1зд.р. не более 18 нс |
4.2.9 К53ТМП - два независимых D<-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных инверсных входа S и R независимой асинхронной становки триггера в единичное и нулевое состояние.
Таблица состояний
| Режим работы | Входы | Выходы | ||||
|
|
|
D |
C |
Q |
|
|
|
синхронная становка |
0 |
1 |
х |
х |
1 |
0 |
|
синхронный сброс |
1 |
0 |
х |
х |
0 |
1 |
|
Неопределенность |
0 |
0 |
х |
х |
1 |
1 |
|
Загрузка 1 (установка) |
1 |
1 |
1 |
/p> |
1 |
0 |
|
Загрузка 0 (сброс) |
1 |
1 |
0 |
/p> |
0 |
1 |
|
|
14 - питание 7 - общий Технические параметры: Рпот =250мВт t1.0зд.р. не более 12 нс (С)а 6 нс (R,S) t0.1зд.р. не более 13.5 нс (С)а 8 нс (R,S) |
4.2.10 КР153ЛИ3 - три микросхемы И, каждая на три входа.
|
|
14 - питание 7 - общий Технические параметры: Рпот =13мВт t1.0зд.р. не более 5 нс t0.1зд.р. не более 5.5 нс |
4.2.11 КР153ЛН1 - шесть инверторов.
|
|
14 - питание 7 - общий Технические параметры: Рпот =7,5мВт t1.0зд.р. не более 3,5 нс t0.1зд.р. не более 3,8 нс |
4.3 Техническое описание принципиальной электрической схемы РОН
Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы РОН. Принципиальная схема построена на основе функциональной электрической схемы.
Микросхемы DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD60, DD68-DD71, DD86-DD89, DD95-DD98 представляют собой регистры 153ИР34 по два в корпусе. На их основе построены 8 32-х разрядных регистров общего назначения. Каждая из микросхем имеет вход обнуления, вход разрешения записи и вход разрешения выдачи на который всегда подан правляющий низкий уровень.
Микросхема DD1 представляет собой дешифратор КР53ИД7 с помощью которого выбирается один из РОН, так как он имеет инверсные выходы, то к нему подключены инверторы - микросхемы DD2 и DD3, по шесть инверторов в одном корпусе (причем в DD3 используются только два).
С помощью микросхем DD25 и DD78 происходит правление записью в РОН. Эти микросхемы являются логическими элементами И на три входа по три в корпусе, причем в DD78 используются только два.
Записывается информация в РОН только по ШД0.
Вывод информации на шины ШД0 и ШД1 осуществляется с помощью мультиплексоров К53КП7. На ШД0 данные выводятся с помощью микросхем DD5-DD7, DD15-DD17, DD26-DD28, DD36-DD38, DD46-DD48, DD52-DD54, DD62-DD64, DD72-DD74, DD79-DD81, DD90-DD92, DD99-DD100. На ШД1 данные выводятся с помощью микросхем DD8-DD10, DD18-DD20, DD29-DD31, DD39-DD41, DD49-DD51, DD55-DD57, DD65-DD67, DD75-DD77, DD82-DD85, DD93-DD94, DD101-DD102. Инверсный выход данных микросхем не используется.
Схема питается напряжением В, которое подается на 14 выводы микросхем DD2-DD4, DD25, DD78, на 16 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и на 24 вывод микросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98. Общий провод для микросхем DD2-DD4, DD25, DD78 является7, 8 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и 12 вывод микросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98.
Первоначально все регистры устанавливаются в нулевое состояние. Данные выставленные на ШД0 для записи в регистры ждут появления не только прихода синхроимпульса, но и прихода сигнала РЕ, также прихода сигнала от дешифратора выбора определенного регистра. Для вывода данных на ШД0 мультиплексоры, работающие с этой шиной ждут правления адресными входами, для выбора определенного регистра, а также правляющего сигнала на вход ,
разрешающего вывод информации на шину данных. Аналогичным образом происходит выдача на ШД1.
На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания.
Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей. Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех.
Низкочастотные помехи, проникающие в систему по цепи питания, должны блокироваться с помощью электролитического конденсатора C1-С10 емкостью 1мк. Взят конденсатор К50-6-1<20%.
Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мк на одну микросхему. Следовательно для нашего случая взяты десять емкостей С11 - С20. Взят конденсатор КМ-5-Н90-0,01520%.
Для данной схемы приведен перечень элементов.
4.4 Техническое описание принципиальной электрической схемы ИАЛУ
Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы ИАЛУ. Принципиальная схема построена на основе функциональной электрической схемы.
Микросхемы DD1-DD6, представляют собой регистры 153ИР34 по два в корпусе. На их основе построены 2 24-х разрядных регистров ИАЛУ для приема и хранения модификаторов для вычисления исполнительного адреса. Каждая из микросхем имеет вход обнуления, вход разрешения записи и вход разрешения выдачи на который всегда подан правляющий низкий уровень.
Микросхемы DD1-DD32, DD38-DD40 представляет собой сумматоры 53ИМ6 для суммирования модификаторов исполнительного адреса. Перенос входящий в младший разряд всегда равен нулю. Для вылавливания переполнения на выходе сумматора, то есть перенос выходящий из старшего разряда записывается в триггер флагов DD44.1, который в свою очередь вырабатывает соответствующий осведомительный сигнал. Триггер построен на основе микросхемы К53ТМП (два триггера в корпусе). Второй триггер используется для вылавливания переполнения счетчика.
Счетчики 153ИЕ7 DD53-DD55,DD60-DD62 выполняют роль регистра и счетчика при необходимости. Вычисленный адрес передается на ША (на секцию разъема Х1.4)
или обратно возвращается на сумматор через дешифратор-демультиплексор КР53ИД14
( два дешифратора в одном корпусе) DD45-DD52,
DD56-DD59.
Для выбора направления передачи используется вход А0, А1
незадействованный вход, всегда подключен к нулевому потенциалу. Информация подается на входы
Мультиплексоры DD7-DD9, DD13-DD15, DD20-DD22, DD26-DD28 построенные на микросхемах КР53КП2 (два мультиплексора в одном корпусе, имеющие общие адресные входы, входы разрешения выдачи данных всегда активны - низким потенциалом ) пропускают на сумматора (вход А) содержимое регистра DD<-DD2, DD5 или значение пришедшее со счетчика или данные пришедшие из вне ИАЛУ (с разъема Х1.9)
Мультиплексоры DD10-DD12, DD16-DD18 построены на микросхемах КР53КР11 пропускают на сумматор (вход В) значения регистра DD3-DD4, DD6 или данные пришедшие из вне (с разъема Х1.9), правляются адресным входом S, вход разрешения выдачи всегда активен.
Мультиплексоры DD23-DD25, DD29-DD31, DD35-DD37, DD41-DD43 построенные на микросхемах КР53КП2 (два мультиплексора в одном корпусе, имеющие общие адресные входы, входы разрешения выдачи данных всегда активны - низким потенциалом ) пропускают на счетчик данные из сумматора или из вне ИАЛУ (с разъема Х1.9) или так же из вне ИАЛУ (из секции разъема Х1.2).
Схема питается напряжением В, которое подается на 14 вывод микросхемы DD44, на 16 вывод микросхем DD7-DD43, DD45-DD62, и на 24 вывод микросхем DD1-DD6. Общий провод для микросхемы DD44 является7, 8 вывод микросхем аDD7-DD43, DD45-DD62 и 12 вывод микросхем DD1-DD6.
Первоначально все регистры устанавливаются в нулевое состояние, затем сумматор складывает значения пришедшие из соответствующих мультиплексоров и передает на счетчик через соответствующий мультиплексор, затем идет возврат на сумматор для дальнейшего вычисления или выдача на ША.
На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания.
Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей. Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех.
Низкочастотные помехи, проникающие в систему по цепи питания, должны блокироваться с помощью электролитического конденсатора C1-С6 емкостью 1мк. Взят конденсатор К50-6-1<20%.
Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мк на одну микросхему. Следовательно для нашего случая взяты десять емкостей С7 - С12. Взят конденсатор КМ-5-Н90-0,01520%.
Неиспользуемые информационные входы подключены к "+" источника питания через резистор, сопротивлением 1 кОм, один такой резистор обеспечивает подключениеа 20 входов. Для данной схемы используются подключение трех резисторов МЛТ -1к 10%.
Для данной схемы приведен перечень элементов.
5. РАСЧЕТНАЯ ЧАСТЬ
5.1 Проверочный нагрузочный расчет для блока
5.1.1.Проверочный нагрузочный расчет для РОН
| Допустимый
выходной ток |
ИС
нагрузки |
Реальный ток нагрузки | |
|
I0вх,мА |
I1вх,мА |
||
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
К53КПП |
-2 |
1*0,05 1*0,05 |
| Суммарный ток нагрузки |
-2 |
0,1 |
|
|
КР53ИД7 I0вых,мА =20 I1вых,мА=1 |
КР153ЛН1 |
-0,6 |
1*0,02 |
|
153ЛН1 I0вых,мА =20 I1вых,мА=1 |
КР153ЛИ3 |
-0,6 |
1*0,02 |
|
153ЛИ3 I0вых,мА =20 I1вых,мА=1 |
153ИР34 |
-0,2 |
1*0,02 |
5.2.2 Проверочный нагрузочный расчет для ИАЛУ
| Допустимый
выходной ток |
ИС
нагрузки |
Реальный ток нагрузки | |
|
I0вх,мА |
I1вх,мА |
||
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП11 |
-2 |
1*0,05 |
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП2 |
-2 |
1*0,05 |
|
КР53КП11 I0вых,мА =20 I1вых,мА=1 |
53ИМ6 |
-0,6 |
1*0,02 |
|
КР53КП11 I0вых,мА =20 I1вых,мА=1 |
153ИЕ7 |
-0,2 |
1*0,02 |
|
КР53КП2 I0вых,мА =20 I1вых,мА=1 |
53ИМ6 |
-0,4 |
1*0,02 |
|
53ИМ6 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП11 К53ТМП |
-2 |
1*0,05 1*0,05 |
| Суммарный ток нагрузки |
-2 |
0,1 |
|
|
153ИЕ7 I0вых,мА =4 I1вых,мА=0,4 |
КР53ИД14 К53ТМП |
-2 |
1*0,05 1*0,05 |
| Суммарный ток нагрузки |
-2 |
0,1 |
|
|
КР53ИД14 I0вых,мА =20 I1вых,мА=1 |
КР53КП11 |
-2 |
1*0,05 |
5.3 Расчет потребляемой мощности блока
5.3.1 Расчет потребляемой мощности РОН
Рпот=S Рпот i
|
64 К53КП7 |
* 350 мВт |
=22400 |
|
32 153ИР34 |
*150 мВт |
=4800 |
|
1 КР53ИД7 |
*370 мВт |
=370 |
|
3 КР1531 ЛИ3 |
*13 мВт |
=39 |
|
2 КР1531 ЛН1 |
*7,5 мВт |
=15 |
| Рпот |
27624 мВт = 27,624 Вт |
5.3.2 Расчет потребляемой мощности ИАЛУ
Рпот=S Рпот i
|
6 53ИМК6 |
*170 мВт |
=1020 |
|
6 153ИР34 |
*150 мВт |
=900 |
|
6 153ИЕ7 |
*120 мВт |
=720 |
|
24 КР531 КП2 |
*350 мВт |
=8400 |
|
6 КР531 КП11 |
*400 мВт |
=2400 |
|
12 КР53ИД14 |
*450 мВт |
=5400 |
|
1 К53ТМП |
*200 мВт |
=250 |
| Рпот |
19090 мВт = 19,09 Вт |
5.4 Расчет надежности для блока
5.4.1 Расчет надежности для РОН
Р = е-lt
l = S
Т = 1/lобщ, час
t = 1500 час
lис = 0,1*10-6 час-1
lконд = 0,02*10-6 час-1
lпайки = 0,1*10-6 час-1
lразъем = 2,5*10-6 час-1
lобщ = 203,2712*10-6 час-1
Т = 4919,53 час
Р = 0,74
5.4.1 Расчет надежности для ИАЛУ
Р = е-lt
l = S
Т = 1/lобщ, час
t = 1500 час
lис = 0,1*10-6 час-1
lконд = 0,02*10-6 час-1
lпайки = 0,1*10-6 час-1
lразъем = 2,5*10-6 час-1
lрезист = 0,05*10-6 час-1
lобщ = 344,1*10-6 час-1
Т = 2906,14 час
Р = 0,6
ЗАКЛЮЧЕНИЕ
В данном курсовом проекте был разработан процессор для ограниченного набора команд.
Исходя из критерия проектирования, то есть максимального быстродействия блоки процессора построены н основе ТТЛШ технологии, на перспективных быстродействующих сериях, эти серии имеют довольно большой функциональный набор элементов.
Были разработаны и описаны следующие электрические схемы:
Структурная - которая служит для общего ознакомления с проектируемым злом, определяет назначение и взаимосвязи центральной части ЭВМ.
аункциональная - определяет основной состав и функциональные части, частвующие в процессе, иллюстрируемой схемы, и связи между этими частями. Представленная схема дала понятие о составе функционального набора элементов.
Принципиальная - казывает все необходимые элементы для построения блоков РОН и ИАЛУ, связи между элементами и элементы, которыми заканчиваются входные и выходные цепи.
В расчетной части курсового проекта был произведен нагрузочный расчет для блоков, который показал, что все ИС ТТЛШ совместимы друг с другом, то есть подтверждена правильность выбора серии на проектируемый зел. Так же были произведены расчеты потребляемой мощности и надежности блоков.
Еще раз отметим, что разработанный процессор полностью довлетворяет техническому заданию на курсовой проект.
ЛИТЕРАТУРА
1. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных стройств на интегральных микросхемах: Справочник. -М.: Радио и связь, 1990.-304 с.: ил.
2. Цифровые интегральные микросхемы: Справочник / П.П. Мальцев, Н.С. Долидзе, М.И. Критенко и др. - М.: Радио и связь, 1994. - 240 с.: ил.
3. Применение интегральных микросхем в электронной вычислительной технике: Справочник/ Р.В. Данилов, С.А. Ельцова, Ю.П. Иванов и др.; Под ред. Б.Н. Файзулаева, Б.В. Тарабрина. - М.: Радио и связь, 1986.- 387с.: ил.
4. Каган Б.М. Электронные вычислительные машины и системы: учеб. пособие для вузов. - 3-е изд., перераб. и доп. - М.: Энергоиздат, 1991.- 592 с.: ил.
5. Преснухин Л.Н., Шахнов В.А. Конструирование электронных вычислительных машин и систем. учеб. для втузов по спец. "ЭВМ" и "Конструирование и производство ЭВА". -М.: Высш.шк., 1986. 512с.: ил.
6. Цифровые интегральные микросхемы: Справочник/ М.И.Богданович, И.Н. Грель, В.А.Прохоренко, В.В. Шалимо - Минск "Беларусь", 1991.
7. Савельев А.Я. Арифметические и логические основы цифровых автоматов: учебник.- М.: Высш. школа, 1980.-255с., ил.
8. Иыуду К.А. Надежность, контроль и диагностика вычислительных машин и систем: учеб. пособие для вузов по спец. "Вычислительные машины, комплексы, системы и сети". - М.: Высш. шк., 1989.- 216с.: ил.