Лекция: ЭВМ

                             Мкропроцесори.                             
1.     Приклад органзацÿ циклчного виконання операцй.
Розрахувати цифровий пристрй, призначений для виконання операцÿ множення
двох 4-х розрядних слв. Множиме В=1101. Множник А=1011.
В     1101      множиме
А     1011      множник
1101      частковий добуток 1
1101       частковий добуток 2
100111     частковий добуток 3
1101          частковий добуток 4
10001111     добуток
Мал. 1.
Як виплива з мал.1 операця множення поляга в послдовному виконанн двох
простих операцй Ц знаходження суми двох слв  зсув вправо часткового
добутку, або влво множимого на один розряд. Звдси виплива, що для побудови
пристрою, що виконуватиме вказану операцю, необхдно мати так цифров
елементи:
-         послдовний регстр;
-         суматор;
-         паралельн регстри для запамТятовування даних;
-         пристрй для управлння.
На  мал. 2 представлений можливий взамозвТязок мж елементами, як утворюють
схему.
Множиме  записуться в регстр В з вдкритими виходами, як пдключаються до
входв слова В у суматор.
Множник А записуться в старш розряди послдовного регстру, а виходи
суматора пдключаються до молодших розрядв.
Чотири молодш розряди виходу послдовного регстру зТднан з входами слова
В у суматор.
Блок керування ( БК ) ма два входи та два виходи.
Вхд синхронзацÿ Т вд зовншнього тактового годинника органзу частоту
виконання операцй. Вхд D з виходу D7 старшого розряду послдовного
регстру призначений для органзацÿ знаходження суми. Виходи БК V та С
призначен вдповдно для виконання операцй знаходження суми та операцÿ зсуву
нформацÿ на 1 розряд в послдовному регстр. Виконаня операцÿ перемноження
вдбуваться в наступнй послдовност.
     
     
БК
     
     
RG
B
     
     
     
V
     
В
     
А
     
Р0
     
SM
     
D0
.
D3
P+1
     
D0
.
.
.
.
.
.
.
.
.
D7
     
RG
     
D
     
C
     
     
V
     
D0
.
.
.
D7
     
     
      A
     
V
     
RG
A
                                                             C
D
T
Мал. 2.
При наявност першого сигналу Т повинна виконуватись операця знаходження суми В
з нформацúю, що записана в молодших розрядах послдовного регстру. На цей
час там записаний нуль. При наявност сигналу У1Ф в D7 послдовного
регстру в ПК формуться команда V Ц потенцйний сигнал, який дозволя суматору
SM виконати операцю  одночасно записати результат в молодш розряди
послдовного регстру. При другому тактовому сигнал формуться сигнал С, що
зсува нформацю послдовного регстру на 1 розряд  тим самим замню в D
7 значення останнього розряду множимого на передостаннй. При наступному
тактовому сигнал знов повинен формуватись сигнал V, але вн може зТявитись
лише у випадку, якщо в D7 на цей час знаходиться У1Ф. При наявност
У0Ф в цьому розряд регстру сигнал V не зТявляться  операця знаходження
поточно