Читайте данную работу прямо на сайте или скачайте
Процессор для ограниченного набора команд часть 1 (7)
СОДЕРЖАНИЕ
|
Исходные данные Техническое задание 1. Алгоритм работы процессора1.1 Выбор и обоснование алгоритма 1.2 Техническое описание алгоритма 2. Структурная электрическая схема центральной части ЭВМ 2.1 Выбор и обоснования структурной электрической схемы центральной части ЭВМ 2.2 Техническое описание структурной электрической схемы центральной части ЭВМ 3. Функциональная электрическая схема процессора 3.1 Выбор и обоснование функциональной электрической схемы процессора 3.2 Техническое описание функциональной электрической схемы - операционная часть 3.3 Техническое описание функциональной электрической схемы - правляющая часть 4. Принципиальная электрическая схема РОН и ИАЛУ 4.1 Выбор и обоснование элементной базы 4.2 Используемые цифровые микросхемы и их параметры 4.3 Техническое описание принципиальной электрической схемы РОН 4.4 Техническое описание принципиальной электрической схемы ИАЛУ 5. Расчетная часть 5.1 Проверочный нагрузочный расчет для блока 5.1.1 Проверочный нагрузочный расчет для РОН 5.1.2 Проверочный нагрузочный расчет для ИАЛУ 5.2 Расчет потребляемой мощности блока 5.2.1 Расчет потребляемой мощности РОН 5.2.2 Расчет потребляемой мощности ИАЛУ 5.3 Расчет надежности для блока 5.3.1 Расчет надежности для РОН 5.3.2 Расчет надежности для ИАЛУ Заключение Литература |
2 3 5 5 5
9
9
9 11
11
11
12 20 20 22
29
30 32 32 32 32 33 33 33 33 33 33 35 36 |
ИСХОДНЫЕ ДАННЫЕ
Операции:
-
-
-
-
-
-
-
-
-
-
-
-
1.1.1
1.1.1.1
Разрядность чисел Ц
Объем ОЗУ Ц
Количество РОН -
Ширина выборки из ОЗУ Ц
Тип АЛУ -
Критерий проектирования -
Устройство правления -
1. Основание для проведения работ
Выполнение курсового проекта по ТиП ЭВМ в соответствии с учебным планом.
2. Наименование разрабатываемого изделия
Процессор для ограниченного набора команд.
3. Заказчик и исполнитель
3.1 Заказчик:
3.2 Исполнитель:
4. Технические требования
4.1 Форматы команд
|
КОП |
R1 |
Rb |
Rx |
Д |
0
Формат RX - совмещение регистрового и относительного с базированием и индексированием режимов адресации
1.2 |
R1 |
Adr |
0
Формат RS - использование прямого и регистрового режимов адресации
1.3 |
1.4 |
0
S - прямой режим адресации
|
КОП |
0 4
Безадресная команда - использование только кода операции, необходима для операции ОСТАНОВ
1разряд КОП - казывает выполняется операция в АЛУ или вне его.
1 разряд=0 действия выполняются в АЛУ.
1 разряд=1 действия выполняются вне АЛУ.
2 разряд КОП - казывает на режимы адресации.
Если операция выполняется в АЛУ
2 разряд=0 использование RX при сложении, вычитании и множении.
2 разряд=1 использование RS при логических операциях.
Если операции выполняются вне АЛУ
2 разряд=0 формат RS при записи и загрузке.
2 разряд=1 формат S при переходах.
3 и 4 разряды казывают на конкретный тип операции.
4.2 Система счисления
1.5 |
1.6 |
а
При выполнении арифметических операций используется модифицированный дополнительный код.
При выполнении логических операций используются числа без знака
|
ПОЛЕ ЧИСЛА |
0 31
4.3 Система команд и правила их выполнения
1.7 |
Формат |
КОП |
1.8 |
1.9 |
RX |
|
R11 ) + ОЗУ[Aисп] исп = (Rb)+(Rx)+D |
|
Вычитание |
RX |
1 |
R11 ) + исп] исп = (Rb)+(Rx)+D |
|
Умножение |
RX |
10 |
R11 ) исп] исп = (Rb)+(Rx)+D |
|
И |
RS |
00100 |
R11 ) |
|
ИЛИ |
RS |
00101 |
R11 ) |
|
Å |
RS |
00110 |
R11 ) |
|
Запись |
RS |
01 |
ОЗУ [Adr]1 ) |
|
Загрузка |
RS |
01001 |
R1 |
|
БПВ |
S |
01100 |
СТЕК (СК) |
|
УП по флагу |
S |
01101 |
(СК) |
|
ОСТАНОВ |
|
1 |
Останов системы |
а
4.4 Тип АЛУ -
4.5 Ширина выборки из ОЗУ -
4.6 Емкость ОЗУ -
4.7
Используются 2 правляющих автомата -
4.8 Критерий проектирования -
4.9 Требования к элементной базе -
5. Требования к надежностным характеристикам
наработки на отказ
1. АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА
1.1
Для добства проектирования вычислительного устройства необходимо разработать алгоритм. Вычислительный процесс разбивается на шаги, каждый шаг изображается в виде блока, весь вычислительный процесс в виде последовательности блоков. Исходя из заданного критерия проектирования выберем алгоритм работы процессора, при котором должно обеспечиваться максимальное быстродействие, следует отметить, что графическое изображение алгоритма должно точно и четко отображать вычислительный процесс, являясь наглядным способом документирования процесса описания решения задания с помощью процессора. Таким образом, при выполнении арифметических или логических операций, также при использовании индексного Лу
1.2
При начале функционирования процессора производится установка в нулевое состояние счетчика стека - дно стека, становка счетчика команд в начальное состояние равное 1610, т.е. первая команда будет выбрана из ОЗУ по адресу 1610. На регистр адреса ОЗУ засылается значение адреса СТК и по данному адресу выбирается и пересылается команда в старшие 16 разрядов RGbuf, инкремент СТК (операторная вершина F
Команды формата RX. Для формата RX проверяются на нуль поля Rb
и Rx, в случае равенства нулю на RGadr пересылается значение поля D
(операторная вершина X15исп будет сформирован. В случае Rb =0, то на RG2IALU засылается операнд из РОН, адрес которого казан по полю Rxа
исп в RGadr. В случае Rx=0, то на RG1IALU засылается операнд из РОН, адрес которого казан по полю Rb в RGK (операторная вершина Y17исп в RGadr. В случае Rb¹x¹b,
а на RG2IALU заносится значение РОН, адрес которого берется по полю Rx (операторная вершина M17исп. После формирования исполнительного адреса, данные для выполнения операций выдаются на шины, затем заносятся в соответствующие регистры АЛУ (операторная вершина АE45
Операнды представлены в дополнительном коде.
Сложение. Выполняется сложение содержимого регистров АЛУ с записью результат
Вычитание. Операция вычитание заменяется операцией сложения,
однако, второе слагаемое инвертируется, на сумматор подается входной перенос
(операторная вершина K11
Умножение.
При множении счетчик циклов станавливается в значение равное 3110 и в нуль станавливается RGres (операторная вершина AA8
Команды формата RS. Логические операции. RGadr загружается содержимым поля RGK(8:31), адрес передается на регистр адреса ОЗУ, по которому на буферный регистр заносятся данные, сначала старшие, затем младшие разряды. В RG1ALU заносятся данные из буфера, на RG2ALU заносятся данные из РОН (РОН выбирается по полю
R1),операнды из буфера и из РОН выдаются на шины ШД0 и ШД1,
а затем же непосредственно в регистры индексного АЛУ - операторная вершина АР18. Далее дешифрация 3
После дешифрации выполняются логические операции И
(операторная вершина T4
Запись. По данной команде производится запись из РОН, адрес которого казан в поле R1, в ОЗУ[Adr]. В СТadr заносится адрес ячейки памяти. В регистр буфера из РОН пересылается операнд, затем из СТadr содержимое пересылается в регистр адреса ОЗУ, в регистр слова ОЗУ пересылаются старшие 16 разрядов
(вершина M37
Загрузка. Загрузка операнда производится из ячейки ОЗУ по адресу, занесенному в регистр адреса ОЗУ из CTadr (вершина Т37
Команды формата S. Условный переход по флагу. анализируется флаг Z, характеризующий нулевое значение результата, флаг вырабатывается в АЛУ. При наличии этого флажка в СТК заносится адрес перехода (вершина В34
Безусловный переход с возвратом. Для выполнения данной команды используется стек,
находящийся в ОЗУ. казателем стека является СТST. При получении КОП данной команды СТК заносится в буферный регистр (вершина F33
Останов. При проверке 0-го разряда КОП и равенстве его единице выставляется в единичное состояние триггер END (вершина C
2.1 Выбор и обоснование структурной электрической схемы Для построения схем других типов, также для общего ознакомления с изделием необходима структурная электрическая схема.
Определяется основной состав центральной части ЭВМ. Особенностями разработки процессора: будут использованы регистры общего назначения с доступом по двум портам (один порт только на чтение), используются два стройства правления с программируемой логикой (общее У и местный правляющий автомат для АЛУ).
Центральная часть (ОЗУ + ЦП) также содержит АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf.
2.2 Техническое описание структурной электрической схемы В состав центральной части ЭВМ, представленной на структурной схеме входят следующие компоненты: рифметико-логическое стройство состоит из двух регистров для приема и фиксации исходных операндов RG1ALU и RG2ALU, причем RG2ALU имеета
RGALURES имеет 32 разрядом триггер, предназначенный для округления результата при множении. ЛУ содержит собственный управляющий автомат с программируемой логикой с регулярной адресацией содержащий, предназначенный для формирования необходимой последовательности управляющих сигналов для функциональных злов АЛУ и осведомительных сигналов для общего правляющего стройства. RON - регистры общего назначения. Предназначены для хранения данных, модификаторов, необходимых для вычисления исполнительного адреса для обращения к ОЗУ. УУ - стройство правления с программируемой логикой с регулярной адресацией. Формирует последовательности правляющих сигналов для всех функциональных злов процессора и осведомительных сигналов чтения и записи для ОЗУ. СТК - счетчик адреса команды предназначен для вычисления продвинутого адреса команды. Имеет 22 разряда. RGK - регистр команд предназначен для хранения выполняемой команды.
На своем выходе имеет комбинационные схемы для проверки недопустимости 0-го РОН в качестве места хранения модификаторов для вычисления исполнительных адресов. RGbuf - буферный регистр для приема с 16-разрядной ШД, накопления и выдачи на 32-разрядную ШД0 и выдачи на ШД1 обратного действия.
Индексное АЛУ предназначено для вычисления исполнительного адреса.
Включает два регистра RG1IALU
Внутри процессора имеются внутренние шины данных ШД0 и ШД1. Они
ПРОЦЕССОРА
3.1 Выбор и обоснование функциональной электрической схемы
Функциональная схема поясняет процессы, происходящие в проектируемом процессоре. На данной схеме показаны функциональные злы, частвующие в процессе, и связи между этими узлами.
В виду того, что необходимо максимальное быстродействие используется двухпортовый РОН, в связи с этим внутри процессора имеются две шины данных ШД0 и ШД1,
причем ШД1 работает только на чтение.
Так как ширина выборки из ОЗУ равна 16 бит, ширина внутренней шины данных 32 разрядная, необходимо использовать буферный регистр. Для правления в схеме используются два управляющих стройства, общее У и местный у для АЛУ. Для выполнения арифметических и логических операций служит АЛУ, для вычисления адреса предназначено индексное АЛУ. Для вычисления продвинутого адреса служит
Взаимодействие функциональных блоков между собой рассмотрим в техническом описании функциональной электрической схемы.
3.2 Техническое описание функциональной электрической схемы
При поступлении данных на ШД
0,
Эта команда поступает на
DMX0 0 или на ШД1.
MUX1 и DC предназначены для выбора одного из РОН.
MUX11 и MUX12 нужны для выдачи на одну из шин данных содержимого одного из РОН.
При работе со стеком включается в работу
MUX3 10 или адрес взятый из поля 0 через
В 0 и ШД1, выдаются через соответствующие мультиплексоры на
MUX4
MUX5
MUX
DMX2
RG1ALU 0
и ШД1.
MUX7 и MUX8 передают операнды на SMALU, причем MUX7 пропускает прямое или инверсное значение RG2ALU,
а MUX8 пропускает операнд из RG1ALU или с RGres при множении.
MUX9
MUX10
RGres
DMX30 или обратно в АЛУ, для выполнения дальнейших операций.
Логические элементы, стоящие на выходе
Логические элементы, стоящие на выходе
3.3 Техническое описание функциональной электрической схемы
Оба стройства правления выполнены по схеме с регулярной адресацией. В этой схеме при разветвлении процесса, один адрес на единицу больше, чем текущий, второй адрес -
произвольный. Элементом "вычисляющим" адрес, является счетчик СТ1 и СТ2, правляемый сигналом, являющимся входным для У. В зависимости от значения входного сигнала счетчик либо прибавляет единицу к значению, которое хранилось в счетчике и являлось текущим адресом, либо загружается значением адреса из управляющей памяти. Элемент по модулю 2 позволяет инвертировать значение входного сигнала, что облегчает распределение микроинструкций.
MUX2
ROM1
S
Y
H
e
S'
S
S'
Yа
е
Н -подается на мультиплексор У, позволяет пропустить либо один из битов набора опознавательных сигналов, либо нулевой сигнал. Наличие этого сигнала позволяет осуществлять безусловные переходы
Управляющие сигналы для У
у1.1 -
запись в
y1.2 -
y1.3 - направление
y1.4 - выбор ст/мл разрядов
y1.5 - RESET
y1.6 -
y1.7 - START ALU
y1.8 - +1 CTST
y1.9 -
y1.10 - правление DMX0
y1.11 -
y1.12 - запись в CTK
y1.13 - +1 CTK
y1.14 -
y1.15 - запись порт0
y1.16 - чтение порт0
y1.17 - чтение порт1
y1.18а
y1.18' - запись в RG12ALU
y1.19 -
y1.20 - MUX4
y1.21
y1.22 - правление
y1.23 - MUX6
y1.24 - запись в CTadr
y1.25 - +1 CTadr
y1.26 -
y1.27 -
y1.28 - запись в ОЗУ
y1.29 - запись в триггер ТО0
y1.30 - запись в триггер ТО1
y1.31 - запись в триггер ТО2
y1.32 - запись в триггер ТО3
Осведомительные сигналы для УУ
x1.1 - START
x1.2 - XRAM
x1.3 - RAM
x1.4 - CTK (224)
x1.10 - CTST (15)
x1.11 - CTadr (224)
x1.12 -
x1.13 - проверка на нуль РОН базового регистра
x1.14 - проверка на нуль РОН индексного регистра
x1.15а
x1.16 - End or Stop ALU
x1.17 - Srop ALU
x1.18 - TZ
Управляющие сигналы А
y2.1 - RESET
y2.2 -
y2.3 -
y2.4 - MUX7
y2.5 - правление MUX8
y2.6 - правление
y2.7 - MUX9
y2.8 - правление
y2.9 - MUX10
y2.10 - Обнуление
y2.11 - Stop ALU
y2.12 -
y2.13 - запись в триггер Т, сдвиг RG1ALU и RGres, -1 CTcycl
y2.14 - запись в TS
y2.15 - запись в TZ
y2.16 -
y2.17 - запись в RGres
y2.18 - End ALU
Осведомительные сигналы для УА
x2.1
x2.2 - 3 разряд КОП
x2.3 - 4 разряд КОП
x2.4 - переполнение ALU
x2.5 -
x2.6 - анализ 31 разряда RG1ALU
x2.7 - CTcycl (0)
x2.8 -
x2.9 - Start ALU
Для анализа правляющих автоматов приведен алгоритм в закодированном виде.
S
Y
H
e
S'
1
m1.01
X1.1
0
m1.02
2
m1.1
0
0
m1.03
3
m1.03
X1.2
0
m1.04
4
m1.2
0
0
m1.05
5
m1.05
X1.3
0
m1.06
6
m1.3
X1.4
0
m1.4
7
m1.07
X1.2
0
m1.08
8
m1.5
0
0
m1.09
9
m1.09
X1.3
0
m1.010
10
m1.6
X1.4
0
m1.8
11
m1.7
X1.5
1
m1.9
12
m1.065
X1.6
1
m1.011
13
m1.012
X1.7
1
m1.013
14
m1.19
X1.8
1
m1.9
15
m1.025
X1.9
1
m1.034
16
m1.20
0
0
m1.026
17
m1.026
X1.2
0
m1.027
18
m1.21
0
0
m1.028
19
m1.028
X1.3
0
m1.029
20
m1.22
X1.11
0
m1.23
21
m1.030
X1.2
0
m1.031
22
m1.24
0
0
m1.032
23
m1.032
X1.3
0
m1.033
24
m1.063
0
0
m1.03
25
m1.02
0
0
m1.01
26
m1.04
0
0
m1.03
27
m1.06
0
0
m1.05
28
m1.4
0
0
m1.9
29
m1.08
0
0
m1.07
30
m1.010
0
0
m1.09
31
m1.027
0
0
m1.026
32
m1.029
0
0
m1.028
33
m1.23
0
0
m1.9
34
m1.031
0
0
m1.030
35
m1.033
0
0
m1.032
36
m1.013
X1.8
1
m1.9
37
m1.014
X1.9
0
m1.11
38
m1.016
X1.10
0
m1.03
39
m1.10
0
0
m1.03
40
m1.11
0
0
m1.017
41
m1.017
X1.2
0
m1.018
42
m1.12
0
0
m1.019
S
Y
H
e
S'
61
m1.28
0
0
m1.040
62
m1.040
X1.3
0
m1.041
63
m1.29
0
0
m1.30
64
m1.30
0
0
m1.03
65
m1.041
0
0
m1.040
66
m1.039
0
0
m1.038
67
m1.27
0
0
m1.9
68
m1.037
0
0
m1.036
69
m1.035
0
0
m1.034
70
m1.011
X1.6
0
m1.050
71
m1.31
0
0
m1.042
72
m1.042
X1.2
0
m1.043
73
m1.32
0
0
m1.044
74
m1.044
X1.3
0
m1.045
75
m1.33
X1.11
0
m1.34
76
m1.046
X1.2
0
m1.35
77
m1.35
0
0
m1.048
78
m1.048
X1.3
0
m1.36
79
m1.36
0
0
m1.37
80
m1.37
0
0
m1.56
81
m1.043
0
0
m1.042
82
m1.045
0
0
m1.044
83
m1.34
0
0
m1.9
84
m1.047
0
0
m1046
85
m1.049
0
0
m1.048
86
m1.050
X1.12
0
m1.051
87
m1.38
0
0
m1.39
88
m1.39
X1.15
0
m1.40
89
m1.41
0
0
m1.42
90
m1.051
X1.13
0
m1.52
91
m1.43
0
0
m1.44
92
m1.052
X1.14
0
m1.47
93
m1.45
0
0
m1.46
94
m1.47
0
0
m1.053
95
m1.42
0
0
m1.063
96
m1.44
0
0
m1.063
97
m1.46
0
0
m1.063
98
m1.063
X1.15
0
m1.049
99
m1.48
0
0
m1.53
100
m1.40
0
0
m1.9
101
m1.49
0
0
m1.9
102
m1.053
X1.2
0
m1.054
S
Y
H
e
S'
1
m2.01
X2.9
0
m2.02
2
m2.1
0
0
m2.2
3
m2.2
X2.1
0
m2.06
4
m2.03
X2.2
1
m2.04
5
m2.05
X2.3
1
m2.4
6
m2.3
0
0
m2.012
7
m2.4
0
0
m2.012
8
m2.04
X2.3
1
m2.20
9
m2.5
0
0
m2.012
10
m2.06
X2.2
0
m2.07
11
m2.08
X2.3
1
m2.20
12
m2.8
0
0
m2.09
13
m2.09
X2.6
0
m2.10
14
m2.9
0
0
m2.10
15
m2.10
X2.7
0
m2.010
16
m2.011
X2.8
0
m2.12
17
m2.11
0
0
m2.12
S
Y
H
e
S'
18
m2.010
0
0
m2.09
19
m2.12
0
0
m2.15
20
m2.07
X2.3
1
m2.7
21
m2.6
0
0
m2.013
22
m2.7
0
0
m2.013
23
m2.013
X2.4
0
m2.14
24
m2.13
0
0
m2.15
25
m2.15
0
0
m2.012
26
m2.012
X2.5
0
m2.17
27
m2.16
0
0
m2.18
28
m2.17
0
0
m2.18
29
m2.18
0
0
m2.19
30
m2.19
0
0
m2.01
31
m2.02
0
0
m2.1
43
m1.019
X1.3
0
m1.020
44
m1.13
X1.10
0
m1.14
45
m1.021
X1.2
0
m1.022
46
m1.15
0
0
m1.023
47
m1.023
X1.3
0
m1.024
48
m1.16
X1.10
0
m1.18
49
m1.17
0
0
m1.03
50
m1.18
0
0
m1.03
51
m1.024
0
0
m1.023
52
m1.022
0
0
m1.021
53
m1.14
0
0
m1.03
54
m1.020
0
0
m1.019
55
m1.018
0
0
m1.017
56
m1.034
X1.2
0
m1.035
57
m1.025
0
0
m1.036
58
m1.036
X1.3
0
m1.037
59
m1.26
X1.11
0
m1.27
60
m1.038
X1.2
0
m1.039
103
m1.50
0
0
m1.055
104
m1.054
0
0
m1.053
105
m1.055
X1.3
0
m1.56
106
m1.51
X1.11
0
m1.52
107
m1.057
X1.2
0
m1.53
108
m1.53
0
0
m1.059
109
m1.056
0
0
m1.055
110
m1.52
0
0
m1.9
m1.058
0
0
m1.057
112
m1.059
X1.3
0
m1.060
113
m1.54
0
0
m1.55
114
m1.060
0
0
m1.059
115
m1.55
0
0
m1.56
116
m1.56
0
0
m1.061
117
m1.061
X1.16
0
m1.062
118
m1.064
X1.17
0
m1.9
119
m1.57
0
0
m1.03
120
m1.062
0
0
m1.061
121
m1.8
0
0
m1.9
y1
y2
y3
y4
y5
y6
y7
y8
y9
y10
y11
y12
y13
y14
y15
y16
y17
y18
m1
1
m2
1
m3
0
1
0
0
0
1
0
1
m4
1
0
0
0
1
0
1
1
m5
1
1
1
m6
0
0
1
m7
0
0
1
m8
1
m9
0
1
1
0
0
0
0
1
1
m10
1
m11
1
0
1
0
1
0
0
1
1
m12
0
0
1
1
0
0
0
1
1
m13
1
m14
1
1
m15
1
m16
1
m17
1
m18
0
m19
1
РОН и ИАЛУ
4.1 Выбор и обоснование элементной базы
Выбор элементной базы производится исходя из задания на разработку, то есть исходя из основного назначения и критерия на проектирование.
Для конкретного выбора элементной базы необходимо рассмотреть несколько различных серий. Наиболее широкое распространение в современной аппаратуре получили серии микросхем ТТЛ,
ТТЛШ, ЭСЛ и схемы на КМОП-структурах.а
Таблица 4
Наименование параметра
ТТЛ
ТТЛШ
ЭСЛ
КМОП
Потребляемая мощность, мВт
5
1-19
25-70
0,0025 на
1 Гц
Задержка распространения сигнала при включении, нс
9
5-20
1,3-2,9
3,5-45
Задержка распространения сигнала при выключении,
нс
9
4,5-20
1,3-2,9
3,5-45
Диапазон рабочих температур,
-60...
+125
-60...
+125
-10...
+75
-40...
+125
Напряжение питания, В
5
5
-5,2
10
Выходное напряжение низкого ровня, В
0,4
0,4-0,5
-0,81...
-1,02
0,3-2,9
Выходное напряжение высокого ровня, В
2,4
2,5
-1,62...
-1,85
7,2-8,2
Нагрузочная способность
10
10-30
10
50
Частота переключения триггеров, Гц
До35
до130
до300
До125
Помехоустойчивость, В
0,4
0,3-0,4
0,12-0,15
1,5
Работа переключения (Р*
3
4-57
30-50
0,008-0,1
Входной ток низкого ровня, мА
-0,1...-2
-0,1...-2
0,25-3
-5*10-5
Входной ток высокого ровня, мА
0,02-0,04
0,02-0,05
0,5мкА
0,05мкА
Пронализировав таблицу и сопоставив данные заданием, можно сказать, что для курсового проекта отдадим предпочтение более быстродействующим серияма
Рассмотрим сравнительные характеристики для микросхем типа ТТЛШ для более детального их изучения.
Таблица 4
Наименование параметров
533,
530, 531
1533
1531
Входной ток низкого
ровня, мА
-0,4
2
-0,
-0,
Входной ток высокого ровня,
мА
0,0
0,05
0,02
0,02
Выходное напряжение низкого
ровня, В
0,4
0,5
0,4
0,5
Выходное напряжение высокого
ровня, В
2,5
2,5
2,5
2,5
Выходной ток низкого ровня,
мА
4
20
4
20
Выходной ток высокого
ровня, мА
-0,4
-1
-0,4
-1
Нагрузочная способность
10
10
10
30
Задержка распространения
сигнала при включении, нс
20
5
4
2,7
Задержка распространения
сигнала при выключении, нс
20
4,5
4
2,7
Помехоустойчивость, В
0,3
0,3
0,4
0,3
Частота переключения триггеров,
Гц
25
75
30
100
U
5,5
6
6
6
U
5,5
5,5
5,5
5,5
U
-0,4
-0,4
-0,4
-0,4
Напряжение питания, В
5
5
5
5
Потребляемая мощность, мВт
3,8
19
1
4
Температура,
-6Е+125
(1533,530,М530,1531)
-1Е+70
(К,КП531,КР1533,КР1531)
анализируя таблицу ТТЛШ серий, скажем, что для проектирования злов взяты наиболее быстродействующие микросхемы КР531 и 1531,
а также маломощные, серии 533 и 1533.
4.2.1
153ИР34 - два четырехразрядных буферных регистра с третьем Z
Таблица состояний Входы Выход РЕ
D
Q
1
х
х
x
Z
0
0
х х
0
0
1
1 1
1
0
1
1
0
0
0
1
0
x
Q0
24 - питание 12 - общий Технические параметры: Рпот =150мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс 4.2.2
КР53ИД14 - два дешифратора-демультиплексора. Имеется два адресных входа А0 и А1. Если дешифратор работает в режиме демультиплексора, то вход разрешения ЕО принимает данные. Таблица состояний
Входы Выходы 0 1 0 0 0 0 1 0 0 1 0 1
0
0 1 1
0
1 0 0
1
0 1 0
1
1 0 1 1 0 1 1 1 1 16 - питание 8 - общий Технические параметры: Рпот =450мВт t1.0зд.р. не более 12 нс t0.1зд.р. не более 15 нс 4.2.3
53ИМ6 - четырехразрядный полный двоичный сумматор с скоренным переносом.
Сумматор принимает два четырехразрядных слова по входам АЕА3 и ВЕВ3, по входу Сn n выделяется сигнал выходного переноса. В состав сумматора входит схема скоренного переноса. 16 - питание 8 - общий Технические параметры: Рпот =170мВт t1.0зд.р. не более 24 нс t0.1зд.р. не более 24 нс 4.2.4
КР53КП11 - четыре одинаковых двухвходовых мультиплексора MSad
Таблица состояний Входы Выход S
I1
I2
Y
1 x
x
x
Z
0 0 0 x
0 0 0 1 х
1 0 1 x
0 0 0 1 x
1 1 16 - питание 8 - общий Технические параметры: Рпот =400мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс 4.2.5
КР53КП2 - двойной четырехвходовый мультиплексор, имеющий общие адресные входы выбора S
Таблица состояний Входы Выход S0
S1
I1
I2
I3
I4
Y
х х 1 х х х х 0 0 0 0 0 х х х 0 0 0 0 0 х х х 1 1 0 0 х 0 х х 0 1 0 0 х 1 х х 1 0 1 0 х х 0 х 0 0 1 0 х х 1 х 1 1 1 0 х х х 0 0 1 1 0 х х х 1 1 16 - питание 8 - общий Технические параметры: Рпот =350мВт t1.0зд.р. не более 30 нс t0.1зд.р. не более 31 нс 4.2.6
153ИЕ7 - четырехразрядный реверсивный счетчик с предварительной записью.
Установка счетчика в нулевое состояние осуществляется подачей на вход сброса RU D
Таблица состояний Режим Входы Выходы R
CU
CD
D0
D1
D3
D4
Q1
Q2
Q3
Q4
Сброс 1 х х 0 х х х х 0 0 0 0 1 0 1 х х 1 х х х х 0 0 0 0 1 1 Парал. загрузка 0 0 х 0 0 0 0 0 0 0 0 0 1 0 0 0 х 1 0 0 0 0 0 0 0 0 1 1 0 0 0 х 1 1 1 1 1 1 1 1 0 1 0 0 1 х 1 1 1 1 1 1 1 1 1 1 Счет на увелич. 0 1 н
1 х х х х Счет на величение 1 1 Счет на уменьш. 0 1 1 н
х х х х Счет на меньшение 1 1 16 - питание 8 - общий Технические параметры: Рпот =120мВт t1.0зд.р. не более 42 нс t0.1зд.р. не более 38 нс 4.2.7
КР53ИД7 - двоично-десятичный дешифратор-демультиплексор, преобразующий трехразрядный код АЕА7 в напряжение низкого ровня, появляющееся на одном из восьми выходов Таблица состояний Входы Выходы Е3 0 1 2 0 х х х х х 1 1 1 1 1 1 1 1 х 1 х х х х 1 1 1 1 1 1 1 1 х х 0 х х х 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 16 - питание 8 - общий Технические параметры: Рпот =370мВт t1.0зд.р. не более 12,5 нс t0.1зд.р. не более 9 нс 4.2.8
К53КПП -а
Таблица состояний Входы Выходы Выбор Y
S2
S1
S0
x
x
x
1
0
1
0
0
0
0
I1
0
0
1
0
I2
0
1
0
0
I3
0
1
1
0
I4
1
0
0
0
I5
1
0
1
0
I6
1
1
0
0
I7
1
1
1
0
I8
16 - питание 8 - общий Технические параметры: Рпот =350мВт t1.0зд.р. не более 18 нс t0.1зд.р. не более 18 нс 4.2.9
К53ТМП - два независимых D
Таблица состояний Режим работы Входы Выходы D
C
Q
синхронная становка 0 1 х х 1 0 синхронный сброс 1 0 х х 0 1 Неопределенность 0 0 х х 1 1 Загрузка 1 (установка) 1 1 1 н
1 0 Загрузка 0 (сброс) 1 1 0 н
0 1 14 - питание 7 - общий Технические параметры: Рпот =250мВт t1.0зд.р. не более 12 нс
(С)а
t0.1зд.р. не более 13.5 нс (С)а
4.2.10
КР153ЛИ3 - три микросхемы И, каждая на три входа. 14 - питание 7 - общий Технические параметры: Рпот =13мВт t1.0зд.р. не более 5 нс t0.1зд.р. не более 5.5 нс 4.2.11
14 - питание 7 - общий Технические параметры: Рпот =7,5мВт t1.0зд.р. не более 3,5 нс t0.1зд.р. не более 3,8 нс 4.3 Техническое описание принципиальной электрической схемы РОН Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы РОН. Принципиальная схема построена на основе функциональной электрической схемы. Микросхемы DD
Микросхема DD
С помощью микросхем DD
Записывается информация в РОН только по ШД0. Вывод информации на шины ШД0 и ШД1
осуществляется с помощью мультиплексоров К53КП7. На ШД0 данные выводятся с помощью микросхем DD1
данные выводятся с помощью микросхем DD
Схема питается напряжением В, которое подается на 14 выводы микросхем
Первоначально все регистры устанавливаются в нулевое состояние. Данные выставленные на ШД0 для записи в регистры ждут появления не только прихода синхроимпульса, но и прихода сигнала РЕ, также прихода сигнала от дешифратора выбора определенного регистра. Для вывода данных на ШД0 мультиплексоры, работающие с этой шиной ждут правления адресными входами, для выбора определенного регистра, а также 1.
На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания.
Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей. Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех.
Низкочастотные помехи,
проникающие в систему по цепи питания, должны блокироваться с помощью электролитического конденсатора
Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мк на одну микросхему. Следовательно для нашего случая взяты десять емкостей С11 - С20. Взят конденсатор
Для данной схемы приведен перечень элементов. 4.4
Техническое описание принципиальной электрической схемы ИАЛУ Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы ИАЛУ. Принципиальная схема построена на основе функциональной электрической схемы. Микросхемы DD
Микросхемы DD
Счетчики 153ИЕ7 DD0, А1
незадействованный вход, всегда подключен к нулевому потенциалу. Информация подается на входы Мультиплексоры DD
Мультиплексоры DD
Мультиплексоры DD
Схема питается напряжением В, которое подается на 14 вывод микросхемы
Первоначально все регистры устанавливаются в нулевое состояние, затем сумматор складывает значения пришедшие из соответствующих мультиплексоров и передает на счетчик через соответствующий мультиплексор, затем идет возврат на сумматор для дальнейшего вычисления или выдача на ША.
На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания.
Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей. Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех.
Низкочастотные помехи,
проникающие в систему по цепи питания, должны блокироваться с помощью электролитического конденсатора
Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мк на одну микросхему. Следовательно для нашего случая взяты десять емкостей С7 - С12. Взят конденсатор
Неиспользуемые информационные входы подключены к
"+" источника питания через резистор, сопротивлением 1 кОм, один такой резистор обеспечивает подключениеа
Для данной схемы приведен перечень элементов.
2. СТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙ ЧАСТИ ЭВМ
3.
ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА
3
4. ПРИНЦИПИАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА
4.2 Используемые цифровые микросхемы и их параметры
5. РАСЧЕТНАЯ ЧАСТЬ
5.1 Проверочный нагрузочный расчет для блока
5.1.1.Проверочный нагрузочный расчет для РОН
|
Допустимый выходной ток |
ИС нагрузки |
Реальный ток нагрузки |
|
|
I0вх,мА |
I1вх,мА |
||
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
К53КПП |
-2 |
1*0,05 1*0,05 |
|
Суммарный ток нагрузки |
-2 |
0,1 |
|
|
КР53ИД7 I0вых,мА =20 I1вых,мА=1 |
КР153ЛН1 |
-0,6 |
1*0,02 |
|
153ЛН1 I0вых,мА =20 I1вых,мА=1 |
КР153ЛИ3 |
-0,6 |
1*0,02 |
|
153ЛИ3 I0вых,мА =20 I1вых,мА=1 |
153ИР34 |
-0,2 |
1*0,02 |
5.2.2 Проверочный нагрузочный расчет для ИАЛУ
|
Допустимый выходной ток |
ИС нагрузки |
Реальный ток нагрузки |
|
|
I0вх,мА |
I1вх,мА |
||
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП11 |
-2 |
1*0,05 |
|
153ИР34 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП2 |
-2 |
1*0,05 |
|
КР53КП11 I0вых,мА =20 I1вых,мА=1 |
53ИМ6 |
-0,6 |
1*0,02 |
|
КР53КП11 I0вых,мА =20 I1вых,мА=1 |
153ИЕ7 |
-0,2 |
1*0,02 |
|
КР53КП2 I0вых,мА =20 I1вых,мА=1 |
53ИМ6 |
-0,4 |
1*0,02 |
|
53ИМ6 I0вых,мА =4 I1вых,мА=0,4 |
КР53КП11 К53ТМП |
-2 |
1*0,05 1*0,05 |
|
Суммарный ток нагрузки |
-2 |
0,1 |
|
|
153ИЕ7 I0вых,мА =4 I1вых,мА=0,4 |
КР53ИД14 К53ТМП |
-2 |
1*0,05 1*0,05 |
|
Суммарный ток нагрузки |
-2 |
0,1 |
|
|
КР53ИД14 I0вых,мА =20 I1вых,мА=1 |
КР53КП11 |
-2 |
1*0,05 |
5.3 Расчет потребляемой мощности блока
5.3.1 Расчет потребляемой мощности РОН
Рпот=Sпот i
64
* 350 мВт
=22400
32 153ИР34
*150 мВт
=4800
1 КР53ИД7
*370 мВт
=370
3 КР1531 ЛИ3
*13 мВт
=39
2 КР1531 ЛН1
*7,5 мВт
=15
Рпот
27624 мВт = 27,624 Вт
5.3.2 Расчет потребляемой мощности ИАЛУ Рпот=Sпот
6
*170 мВт
=1020
6 153ИР34
*150 мВт
=900
6 153ИЕ7
*120 мВт
=720
24 КР531 КП2
*350 мВт
=8400
6 КР531 КП11
*400 мВт
=2400
12 КР53ИД14
*450 мВт
=5400
1 К53ТМП
*200 мВт
=250
Рпот
19090 мВт = 19,09 Вт
5.4 Расчет надежности для блока
5.4.1 Расчет надежности для РОН
Р
= е-lt li*ni -1 Т = 1/lобщ
t = 1500
l-6 час-1 ис = 102
l-6 час-1 конд = 20
l-6
l-6 час-1 разъем = 77
l-6 час-1
Т = 4919,53 час
Р = 0,74
5.4.1 Расчет надежности для ИАЛУ
Р = е-lt
li*ni -1
Т = 1/lобщ, час
t = 1500
l-6 час-1 ис = 61
l-6 час-1 конд = 12
l-6
l-6 час-1 разъем = 135
l-6 час-1 резист = 3
l-6 час-1
Т = 2906,14 час
Р = 0,6
ЗАКЛЮЧЕНИЕ
В данном курсовом проекте был разработан процессор для ограниченного набора команд.
Исходя из критерия проектирования, то есть максимального быстродействия блоки процессора построены н
Были разработаны и описаны следующие электрические схемы:
В расчетной части курсового проекта был произведен нагрузочный расчет для блоков, который показал, что все ИС ТТЛШ совместимы друг с другом, то есть подтверждена правильность выбора серии на проектируемый зел. Так же были произведены расчеты потребляемой мощности и надежности блоков.
Еще раз отметим, что разработанный процессор полностью довлетворяет техническому заданию на курсовой проект.
ЛИТЕРАТУРА
1.
2.
3.
4.
5.
6.
7.
8.