Читайте данную работу прямо на сайте или скачайте

Коммутатор цифровых каналов системы передачи

ДОКЛАД

Ва связиа са расширениема цифровыха сетей связи ва России остро стоита проблем перевод этиха сетей н отечественнуюа элементную базу.

Большинство цифровыха сетейа строится по иерархическому принципу, но наиболее массовыма изделиями, применяемыми ва этиха сетях, является абонентское коммутационное оборудование. Поэтому задач разработкиа коммутатор абонентскиха каналова ва виде заказнойа БСа актуальна.

Проектируемая БИС, предназначен для коммутации 256а каналов, ва стандартеа ИКМ Ц30/32, входящиха абонентова са такима жеа количествома исходящих. Микросхем принимаета информацию по восьми параллельным групповыма входама и выдаета ее синхронно по восьми групповыма выходам.

Н основе требованийа к акоммутатору строится структурная схема. Блока Выделения Циклового и Сверхциклового Синхронизм предназначена для выделения сигналова цикловой иа сверхцикловой синхронизации. Блока Циклового Выравнивания иа Коммутации предназначена для выравнивания по циклама входящиха каналова иа иха коммутации. Така кака н входа поступаета восемь пространственно разделенныха каналов, то для выполнения заданныха функцийа необходим пространственно-временная коммутация. Пространственной коммутацииа можно избежать, объединива все восемь входящиха каналова ва один, уплотненный по времени, поток, при этома коммутация сводится лишь к перестановке во времениа импульсныха сигналова плотненного временного потока, но тогд внутренняя частот коммутатор возрастета ва восемь раза и составита 16,384а Гц. Снижение внутренней частоты можно достичь, передавая восемь бита каждого иза информационныха каналова не последовательно, по параллельнойа шине. После проведеннойа коммутации требуется обратно преобразовать плотненный канал. Для выполнения даннойа функции н выхода ставится Блока Формирования Исходящиха Групповыха Каналов, который и преобразуета уплотненный временной канала ва восемь каналова ИКМ-30/32. Работой всеха блокова правляета Внутреннееа Управляющее стройство.

Н основании структурнойа схемы были разработаны функционально-логическиеа схемы блоков.

Блока Выделения Циклового и Сверхциклового Синхронизм состоита иза восьмиа приемникова циклового иа сверхциклового синхронизм (по одному н каждыйа канал). Приемника циклового и сверхциклового синхронизм представляета собой стройство, которое обеспечиваета поиска и держание циклового и сверхциклового синхронизма. Синхронизация коммутатора необходим для правильного распределения коммутируемого сигнал по каналам.

Функционально такой приемника состоита из:

1.        1. Опознаватель синхросигнала, предназначенный для выделения кодовыха комбинаций совпадающиха по структуре c синхросигналом. Функциональная схем опознавателя содержита регистра сдвиг и две схемы совпадения н выходеа одной иза которыха появляется импульса ва момента приход кодовойа комбинации синхросигнала, н выходе другойа -а ва момента прихода кодовой комбинацииа сверхциклового синхросигнала.

2.        Анализатора циклового и анализатора сверхциклового синхронизм определяюта наличие соответствующего синхронизм (НС)а или его отсутствие (ОС). Функциональная схем анализатор содержита схемуа совпадения, которая определяета наличие синхронизм иа схему выдающую логическуюа л1а н выходеа ва момента приход кодовой комбинации синхросигнал при отсутствии синхронизма.

3.        Решающее стройство содержита дв двоичныха счетчик -а накопителиа по входу иа выходу иза синхронизм и схему совпадения. Накопитель по входу ва синхронизма обеспечиваета защиту приемник от ложного синхронизм ва режиме поиска, когд н входа поступаюта случайные комбинацииа группового сигнала, совпадающиеа са синхросигналом. Накопитель по выходу иза синхронизм необходима для исключения ложного нарушения синхронизма.

4.        Генератора импульснойа последовательностиа вырабатываета определенный набора импульсныха последовательностей, используемыха для правления работой функциональныха злова коммутатора, иха синхронизации. Функциональная схем генератор содержита триа распределителя импульсов: распределитель разрядныха импульсов, распределитель канальныха импульсова и распределитель цикловыха импульсов, каждый иза которыха содержита двоичныйа счетчика и дешифратор.

Н блока циклового выравнивания и коммутацииа поступаюта входящие групповыеа каналы, его функция заключается ава выравниванииа каналова ва соответствииа са сигналома синхронизацииа и коммутировании каналова ва соответствии c адресом, поступающима с стройств управления.

Принципа циклового выравнивания заключается ва записиа ва запоминающее стройство информации входящиха групповыха каналова синхронно c выделенными тактовыми импульсамиа и считывании иха синхронно со станционнымиа импульсами тактовой и цикловой синхронизации.

Для осуществления коммутацииа необходимо сформировать общий, уплотненный во времениа канал, и переставить импульсы иза однойа временной позиции ва другую. Техническиа такую перестановку легко выполнить ва запоминающема устройстве, если записывать информацию общего канал последовательно, считывать ва соответствии c картой коммутации.

Объединение процессова циклового выравнивания и коммутацииа позволяета сократить необходимыйа объема запоминающего стройств и меньшить время задержки прохождения информационныха сигналов. Для обеспечения данныха функций блока циклового выравнивания и коммутации должена содержать утроенное количество запоминающиха устройств. Ва одно иза ниха постоянно производится запись, иза другого считывание, третье предназначено для записи при переполненииа первого. Следовательно, блока циклового выравнивания иа коммутации можно представить ва виде 24^ха самостоятельныха коммутационныха элементова (по три н каждый канал).

Для обеспечения требуемыха функций запоминающееа устройство коммутации должно записать информацию всеха 32^ха каналова з одина цикл, т.е. должно обладать емкостью 256а бит.

Функциональная схем включаета ва себя:

1.     а тактовыха импульсов, предназначенный для формирования адрес ва режиме записи.

2.     а строка и столбцов.

3.     а предназначенный для переключения считывания адрес столбц от счетчик ва режиме записи или от запоминающего стройств адрес ва режиме считывания.

4.     а матриц памяти, состоящая иза 256^тиа элементова (8*32).

Организация азапоминающего стройств коммутации зависита от режим работы:

з     При записиа данное запоминающее стройство представляет Зу c разрядной организацией, ва него азаписывается информация соответствующая входящему групповомуа каналу синхронно со своей выделенной тактовойа частотой и цикловыма синхросигналом. Ва этома режиме мультиплексора подключаета к дешифратору столбцова старшие 5а разрядова счетчик адреса, 3а младшие разряд счетчик подключены к дешифраторуа строк.

з     При считыванииа запоминающее стройство коммутацииа представляета собой ОУа со словарной организацией. Ва каждой ячейкеа Зу содержится информация одного информационного канала. Следовательно, все восемь разрядова каждого иза информационныха каналова можно считывать одновременно по параллельному каналу. Такима образом, одновременно са плотнениема осуществляется коммутация. Ва этома режиме мультиплексора подключаета к дешифратору столбцова запоминающее стройство адреса, дешифратора строка при этома отключается, и Зу приобретаета словарную организацию, каждыеа иза восьми элементова памяти, входящиха ва состава столбцова матрицы памяти образуюта однуа ячейку памяти иа считываются параллельно.

Запоминающее стройство адрес предназначено для хранения адрес входящего канала, информация которого поступаета н выхода ва момента поступления станционного тактового импульса, соответствующего номеру исходящего канала.

дреса входящего канала, состоита иза 5^тиа разрядов. Но для функционирования стройств управления необходимо иметь информацию о состоянииа канал ва любойа момента времени, для этого разрядность запоминающего устройств адрес был увеличен н 1а бит, который отображаета состояние канал (л1 - канала занят;а л0 - канала свободен). Этот разряда така же можета правлять состояниема выходного каскад ОЗУ, при появленииа ва даннома разряде л0а выходной каскада Зу переходита ва третье состояние. Запоминающее устройство адрес обладаета емкостью:а 192а бит и аимеета словарную организацию, кака при записи информации, така и приа считывании.

Функциональная схем запоминающего устройств адрес состоита из:

1.     а памяти 6*32.

2.     Дешифратор столбцов.

3.     Счетчик тактовыха импульсов.

4.     Схемы совпадения.

Работаета стройство следующима образом:

1.      Ва режимеа записи (запись ведется, кака ва адресноеа ЗУ, атака иа ва Зу коммутации), ва соответствии c тактовыми импульсами записывается информация оба адресеа коммутируемого канал иа его состоянии н данный момент. Информация поступаета от стройств правления ва виде 6^тиа разрядныха слов.

2.     

-а Считывание разрешено

t

Ва режиме считывания информации адреса коммутируемого канал должена поступить раньше начал считывания информации иза запоминающего стройств коммутации, для этого необходим схем совпадения, формирующая сигнала разрешения чтения н запоминающееа устройство коммутации. Така кака сигнала разрешения чтения для запоминающего устройств адрес является постоянным, информация н выходе обновляется благодаря счетчику тактовыха импульсов, постоянно меняющемуа адреса считывания;а то при включении схемы совпадения тактового импульс и сигнал разрешения чтения, н выходеа этой схемы будета формироваться сигнал, соответствующий моментуа поступления адрес н запоминающее стройство коммутации.

-          параллельная шина -          исходящие групповыеа каналы

Рз/сч

Блока формирования исходящиха групповыха каналов, предназначена для формирования 8^миа каналова стандарт ИМа -а 30/32а иза поступающего н его входа уплотненного во времениа и разнесенного ва пространстве скоммутированного канала. Для обеспечения непрерывного формирования каналова блока нуждается ва двуха запоминающиха стройствах, ва каждый момента времениа иза одного идета считывание, ва другой идета запись. Ва момента записи по параллельной шине передается восемь разрядова одного иза каналов, следовательно, ОУа должно содержать восемь элементова ва столбце. Ва момента считывания формируются восемь исходящиха групповыха каналов, ва каждый момента времениа н выхода поступаюта восемь бит, по одному н каждый канал;а следовательно, ОУа должно содержать восемь столбцов. Такима образом, общая емкость ОУа составляета 64а бит.

Организация Зу словарная, но при записиа информации каждая ячейк памяти состоита иза элементова памяти, входящиха ва соответствующий столбеца матрицы, приа считывании -а иза элементов, входящиха ва соответствующую строку. Схем данного стройств состоита из:

1.  Собственно матрицы памяти.

2.  Дешифраторы строка и столбцов.

3.  Счетчика предназначена для формирования адресова записи иа считывания.

4.  Инвертора предназначена для переключения режимова записи/чтения.

Принципа работы этой схемы заключается ва следующем, при записи со счетчик адрес трехразрядный кода поступаета н дешифратора столбцов, дешифратора строка отключается и восемь разрядова одного информационного канал поступаета н элементы памяти выбранного столбца. При считывании отключается дешифратора столбцов, трехразрядный кода счетчик адресова поступаета н дешифратора строка и восемь одноименныха разрядова разныха информационныха каналова выбранной строки матрицы поступаюта н соответствующие восемь выходова исходящиха групповыха каналов. Ва результатеа н выходе коммутационной БСа формируются групповыеа каналы ва стандартеа ИМа -30/32.

Элементы БСа выполнены по стандартной КМПа технологии, са двуха ровневойа металлизацией (одн выполнен иза алюминия, другая иза поликремния), с минимальнойа толщиной рисунк 1,2а мкм.

Ва дипломе проработаны вопросы технико-экономического обоснования разработкиа и вопросы экологииа и безопасности жизнедеятельности, така же была проведена патентный поиска н предмета патентнойа лчистоты.